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1. (WO2011012474) FINE GRAIN TUNING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/012474    International Application No.:    PCT/EP2010/060360
Publication Date: 03.02.2011 International Filing Date: 16.07.2010
H03J 3/06 (2006.01)
Applicants: CAMBRIDGE SILICON RADIO LIMITED [GB/GB]; Churchill House Cambridge Business Park Cowley Road Cambridge CB4 0WZ (GB) (For All Designated States Except US).
CERCELARU, Sever [FR/FR]; (FR) (For US Only)
Inventors: CERCELARU, Sever; (FR)
Agent: SLINGSBY, Philip, Roy; Page White & Farrer Bedford House John Street London, Greater London WC1N 2BF (GB)
Priority Data:
0913446.1 31.07.2009 GB
Abstract: front page image
(EN)A circuit tuneable between first and second frequencies comprising gain control circuitry operable to control the gain of the circuit between the first and second frequencies, the gain control circuitry comprising a resistor network having: at least two resistor lines arranged in parallel, each resistor line comprising one or more resistors; and for each resistor line, a switch operable to select or deselect the corresponding resistor line; the resistor lines and switches being arranged such that the net resistance of the resistor network is the parallel sum of each of the selected resistor lines; and logic circuitry configured to control said switches so as to minimise the variation in gain of the circuit between the first and second frequencies.
(FR)L'invention porte sur un circuit accordable entre des première et seconde fréquences comprenant une circuiterie de commande de gain servant à commander le gain du circuit entre les première et seconde fréquences, la circuiterie de commande de gain comprenant un réseau de résistances comprenant : au moins deux lignes de résistances agencées en parallèle, chaque ligne de résistances comprenant une ou plusieurs résistances ; et pour chaque ligne de résistances, un interrupteur servant à sélectionner ou désélectionner la ligne de résistances correspondante, les lignes de résistances et les interrupteurs étant agencés de telle manière que la résistance nette du réseau de résistances est la somme en parallèle de chacune des lignes de résistances sélectionnées ; et une circuiterie logique configurée pour commander lesdits interrupteurs de façon à minimiser la variation de gain du circuit entre les première et seconde fréquences.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)