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1. (WO2010151598) A CURRENT MIRROR, DEVICES INCLUDING SAME, AND METHODS OF OPERATION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/151598    International Application No.:    PCT/US2010/039680
Publication Date: 29.12.2010 International Filing Date: 23.06.2010
IPC:
G05F 3/26 (2006.01)
Applicants: QUALCOMM Incorporated [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
RANJAN, Mahim [IN/US]; (US) (For US Only)
Inventors: RANJAN, Mahim; (US)
Agent: HOOKS, William M.; Attn: International IP Administration 5775 Morehouse Drive San Diego, Califonia 92121 (US)
Priority Data:
61/219,748 23.06.2009 US
12/821,049 22.06.2010 US
Title (EN) A CURRENT MIRROR, DEVICES INCLUDING SAME, AND METHODS OF OPERATION THEREOF
(FR) MIROIR DE COURANT, DISPOSITIFS ASSOCIÉS ET PROCÉDÉS D'UTILISATION ASSOCIÉS
Abstract: front page image
(EN)Exemplary embodiments are directed to a current mirror and method of operation thereof. A method may include biasing a first transistor with a voltage at a gate of a second transistor to cause the first transistor to conduct, wherein the first transistor has a source operably coupled to a drain of a third transistor and a drain operably coupled to a gate of the third transistor. The method may also include providing an input current at the drain of the third transistor. Moreover, the method may include decreasing or increasing a voltage at the gate of the first transistor when a voltage at the gate of the second transistor and the drain of the first transistor respectively decreases or increases. Furthermore, the method may include generating an output current in a drain of a fourth transistor having a gate operably coupled to the gate of the third transistor.
(FR)L'invention concerne un miroir de courant et un procédé d'utilisation associé. Un procédé peut comprendre la polarisation d'un premier transistor avec une tension au niveau d'une grille d'un deuxième transistor pour amener le premier transistor à être conducteur, le premier transistor ayant une source couplée de manière opérationnelle à un drain d'un troisième transistor et un drain couplé de manière opérationnelle à une grille du troisième transistor. Le procédé peut également comprendre la production d'un courant d'entrée au niveau du drain du troisième transistor. De plus, le procédé peut comprendre la diminution ou l'augmentation d'une tension au niveau de la grille du premier transistor lorsqu'une tension au niveau de la grille du deuxième transistor et du drain du premier transistor diminue ou augmente respectivement. En outre, le procédé peut comprendre la génération d'un courant de sortie dans un drain d'un quatrième transistor ayant une grille couplée de manière opérationnelle à la grille du troisième transistor.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)