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1. (WO2010151481) SYSTEM AND METHOD FOR PROVIDING CONFIGURABLE LATENCY AND/OR DENSITY IN MEMORY DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/151481 International Application No.: PCT/US2010/039064
Publication Date: 29.12.2010 International Filing Date: 17.06.2010
IPC:
G06F 13/16 (2006.01) ,G11C 7/10 (2006.01)
Applicants: FARRELL, Todd D.[US/US]; US (UsOnly)
JOHNSON, Christopher S.[US/US]; US (UsOnly)
MICRON TECHNOLOGY, INC.[US/US]; 8000 S. Federal Way Boise, Idaho 83707-0006, US (AllExceptUS)
Inventors: FARRELL, Todd D.; US
JOHNSON, Christopher S.; US
Agent: MANWARE, Robert A.; 7915 FM 1960 West, Suite 330 Houston, Texas 77070, US
Priority Data:
12/492,75226.06.2009US
Title (EN) SYSTEM AND METHOD FOR PROVIDING CONFIGURABLE LATENCY AND/OR DENSITY IN MEMORY DEVICES
(FR) SYSTÈME ET PROCÉDÉ POUR PROCURER UNE LATENCE ET/OU UNE DENSITÉ CONFIGURABLES DANS DES DISPOSITIFS DE MÉMOIRE
Abstract: front page image
(EN) Memory devices (10), memory controllers (20), methods, and systems are provided, such as methods for masking the row cycle latency time of a memory array (22). In one embodiment, a memory device (10) that is configurable to operate in full or reduced density modes is provided. In a reduced density mode, certain banks within the memory array (22) function as duplicate memory banks associated with an addressable memory bank. Write operations (140) performed in the reduced density mode may write a data segment to an addressed memory bank as well as its associated duplicate banks. When repeated read requests (160) are issued for the data segment, the read requests (160) may be interleaved between the addressed bank and its duplicate banks, thereby masking the row cycle time of each physical bank. That is, the interval between each read out of the data segment from the memory array (22) will appear to be less than the row cycle time.
(FR) L'invention porte sur des dispositifs de mémoire (10), des contrôleurs de mémoire (20), des procédés et des systèmes, tels que des procédés de masquage du temps de latence de cycle de rangée d'une matrice de mémoire (22). Dans un mode de réalisation, un dispositif de mémoire (10) qui est configurable pour fonctionner dans des modes à densité complète ou réduite est décrit. Dans un mode à densité réduite, certains bancs de la matrice de mémoire (22) servent de bancs de mémoire dupliqués associés à un banc de mémoire adressable. Des opérations d'écriture (140) réalisées dans le mode à densité réduite peuvent écrire un segment de données dans un banc de mémoire adressé ainsi que dans ses bancs dupliqués associés. Lorsque des requêtes de lecture répétées (160) sont envoyées pour le segment de données, les requêtes de lecture (160) peuvent être entrelacées entre le banc adressé et ses bancs dupliqués, masquant de ce fait le temps de cycle de rangée de chaque banc physique. A savoir, l'intervalle entre chaque lecture du segment de données dans la matrice de mémoire (22) semblera être inférieur au temps de cycle de rangée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)