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1. (WO2010151409) IMPROVING DIGITAL DELAY LINES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/151409    International Application No.:    PCT/US2010/037208
Publication Date: 29.12.2010 International Filing Date: 03.06.2010
IPC:
H03H 11/26 (2006.01)
Applicants: ANALOG DEVICES, INC. [US/US]; One Technology Way Norwood, MA 02062-9106 (US) (For All Designated States Except US).
KAPUSTA, Ronald, A. [US/US]; (US) (For US Only).
LIN, Doris [US/US]; (US) (For US Only)
Inventors: KAPUSTA, Ronald, A.; (US).
LIN, Doris; (US)
Agent: HAILS, Robert, L.; Kenyon & Kenyon LLP 1500 K Street, N.W. Washington, DC 20005 (US)
Priority Data:
61/220,270 25.06.2009 US
12/536,285 05.08.2009 US
Title (EN) IMPROVING DIGITAL DELAY LINES
(FR) AMÉLIORATION DE LIGNES À RETARD NUMÉRIQUES
Abstract: front page image
(EN)Some embodiments provide real-time variable delays in a delay line. In some of these embodiments, the real-time variable delays may be enable without producing clock glitches. In an embodiment, delay cells in a delay line may be coupled together in a chain to form a lattice of inverters providing different paths of signal propagation. Each path may have a different number of inverters; each inverter adding a known processing time associated with the signal inversion process. In some embodiments, an input signal may be propagated in an inverted or non-inverted form to the inputs of multiple inverters in the lattice, including the inputs of inverters through which the input signal does not propagate. A desired delay time may be obtained in an embodiment by selecting a path containing a desired number and configuration of inverters. The path may be selected in an embodiment using switchably enabled inverters.
(FR)Certains modes de réalisation de l'invention produisent des retards variables en temps réel dans une ligne à retard. Dans certains de ces modes de réalisation, les retards variables en temps réel peuvent être activés sans produire d'impulsions transitoires d'horloge. Dans un mode de réalisation, des cellules à retard dans une ligne à retard peuvent être couplées ensemble dans une chaîne pour former un réseau de portes inverseuses fournissant différents chemins de propagation de signal. Chaque chemin peut comprendre un nombre différent de portes inverseuses ; chaque porte inverseuse ajoutant un temps de traitement connu associé au processus d'inversion de signal. Dans certains modes de réalisation, un signal d'entrée peut être propagé sous une forme inversée ou non inversée jusqu'aux entrées de multiples portes inverseuses dans le réseau, comprenant les entrées de portes inverseuses à travers lesquelles le signal d'entrée ne se propage pas. Un temps de retard désiré peut être obtenu dans un mode de réalisation par sélection d'un chemin contenant un nombre et une configuration désirés de portes inverseuses. Le chemin peut être sélectionné dans un mode de réalisation à l'aide de portes inverseuses activées de façon commutable.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)