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1. (WO2010150324) SEMICONDUCTOR DEVICE MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/150324    International Application No.:    PCT/JP2009/002970
Publication Date: 29.12.2010 International Filing Date: 26.06.2009
IPC:
H01L 21/336 (2006.01), H01L 21/28 (2006.01), H01L 29/417 (2006.01), H01L 29/78 (2006.01), H01L 29/786 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (For All Designated States Except US).
IKEDA, Keiji; (For US Only)
Inventors: IKEDA, Keiji;
Agent: MATSUYAMA, Masayuki; No. 403 Ginyou Bldg. 9-40, Kitasaiwai 2-chome, Nishi-ku Yokohama-shi, Kanagawa 2200004 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法
Abstract: front page image
(EN)Disclosed is a method for manufacturing a semiconductor device provided with a MISFET, having a large electric current driving capability and the ability to withstand the short channel effect, by controlling the deposition of a metal-semiconductor compound layer that forms a source-drain extension. The method for manufacturing the semiconductor device provided with the MISFET involves the formation of a gate insulating layer on a semiconductor substrate, the formation of a gate electrode on the gate insulating layer, implantation of nitrogen at between 5.0e14 atoms/cm2 and 1.5e15 atoms/cm2 into the semiconductor substrate through oblique ion implantation in a direction directed from the outside towards the inside into each of the side surfaces of the gate electrode, deposition of a metal film that includes nickel onto the semiconductor substrate on both sides of the gate electrode, and performance of a first heat treatment for forming a metal-semiconductor compound layer by reacting the metal film and the semiconductor substrate.
(FR)L'invention porte sur un procédé de fabrication d'un dispositif à semi-conducteurs muni d'un transistor MISFET, ayant une grande capacité d'attaque en courant électrique et capable de supporter l'effet de canal court, par maîtrise du dépôt d'une couche de composé métal-semi-conducteur qui forme une extension source-drain. Le procédé de fabrication du dispositif à semi-conducteurs muni du transistor MISFET comprend la formation d'une couche d'isolation de grille sur un substrat semi-conducteur, la formation d'une électrode de grille sur la couche d'isolation de grille, l'implantation d'azote à une concentration comprise entre 5,0.1014 atomes/cm2 et 1,5.1015 atomes/cm2 dans le substrat semi-conducteur par implantation oblique d'ions dans une direction allant de l'extérieur vers l'intérieur dans chacune des surfaces latérales de l'électrode de grille, le dépôt d'un film métallique qui comprend du nickel sur le substrat semi-conducteur des deux côtés de l'électrode de grille, et la réalisation d'un premier traitement thermique pour former une couche de composé métal-semi-conducteur par réaction du film métallique et du substrat semi-conducteur.
(JA) ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するMISEFETを備える半導体装置の製造方法を提供する。MISFETを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記半導体基板中に5.0e14atoms/cm以上1.5e15atoms/cm以下の窒素を注入し、ゲート電極の両側の前記半導体基板上にニッケルを含む金属膜を堆積し、金属膜と半導体基板を反応させ金属半導体化合物層を形成する第1の熱処理を行う、ことを特徴とする半導体装置の製造方法である。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)