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1. (WO2010147782) SIMULATED WIREBOND SEMICONDUCTOR PACKAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/147782    International Application No.:    PCT/US2010/037619
Publication Date: 23.12.2010 International Filing Date: 07.06.2010
IPC:
H01L 21/00 (2006.01)
Applicants: HSIO TECHNOLOGIES, LLC [US/US]; 13300 67th Avenue North Maple Grove, Minnesota 55311 (US) (For All Designated States Except US).
RATHBURN, James [US/US]; (US) (For US Only)
Inventors: RATHBURN, James; (US)
Agent: SCHWAPPACH, Karl G.; STOEL RIVES LLP 201 So. Main Street, Suite 1100 Salt Lake City, Utah 84111 (US)
Priority Data:
61/187,506 16.06.2009 US
Title (EN) SIMULATED WIREBOND SEMICONDUCTOR PACKAGE
(FR) BOÎTIER DE SEMI-CONDUCTEUR À SOUDURES DE FIL SIMULÉES
Abstract: front page image
(EN)A semiconductor package with simulated wirebonds. A substrate is provided with a plurality of first pads on a first surface and a plurality of second pads on a second surface. Each of the first pads are electrically coupled to one or more of the second pads. At least one semiconductor device is located proximate the first surface of a substrate. The simulated wirebonds include at least a first dielectric layer selectively printed to create a plurality of recesses, and a conductive material located in the recesses to form first and second contact pads, and electrical traces electrically coupling the first and second contact pads. The first contact pads are electrically coupled to terminals on the semiconductor device and the second contact pads are electrically coupled to the first pads on the first surface of the substrate. An overmolding material seals the semiconductor device and the simulated wirebonds
(FR)L'invention porte sur un boîtier de semi-conducteur à soudures de fil simulées. Un substrat est muni d'une pluralité de premiers plots sur une première surface et d'une pluralité de seconds plots sur une seconde surface. Chacun des premiers plots est électriquement couplé à un ou plusieurs des seconds plots. Au moins un dispositif à semi-conducteur est placé à proximité de la première surface d'un substrat. Les soudures de fil simulées comprennent au moins une première couche diélectrique sélectivement imprimée pour créer une pluralité de renfoncements, et un matériau conducteur placé dans les renfoncements pour former des premiers et seconds plots de contact, et des rubans électriques couplant électriquement les premiers et seconds plots de contact. Les premiers plots de contact sont électriquement couplés à des bornes sur le dispositif à semi-conducteur et les seconds plots de contact sont électriquement couplés aux premiers plots de contact sur la première surface du substrat. Un matériau de surmoulage scelle le dispositif à semi-conducteur et les soudures de fil simulées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)