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1. (WO2010147728) NON-SNAPBACK SCR FOR ELECTROSTATIC DISCHARGE PROTECTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/147728    International Application No.:    PCT/US2010/035388
Publication Date: 23.12.2010 International Filing Date: 19.05.2010
IPC:
H01L 27/04 (2006.01), H01L 23/60 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West Austin, Texas 78735 (US) (For All Designated States Except US).
GENDRON, Amaury [FR/US]; (US) (For US Only).
GILL, Chai, Ean [US/US]; (US) (For US Only).
ZHAN, Rouying [CN/US]; (US) (For US Only)
Inventors: GENDRON, Amaury; (US).
GILL, Chai, Ean; (US).
ZHAN, Rouying; (US)
Agent: WUAMETT, Jennifer; 7700 W. Parmer Lane MD: TX32/PL02 Austin, TX 78729 (US)
Priority Data:
12/487,031 18.06.2009 US
Title (EN) NON-SNAPBACK SCR FOR ELECTROSTATIC DISCHARGE PROTECTION
(FR) THYRISTOR À NON-DÉCLENCHEMENT DE TRANSISTOR BIPOLAIRE PARASITE POUR PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES
Abstract: front page image
(EN)An electrostatic discharge (ESD) protection device (11, 60, 80) coupled across input-output (I/O) (22) and common (23) terminals of a core circuit (24), comprises, first (70, 90) and second (72, 92) merged bipolar transistors (70, 90; 72, 92). A base (62, 82) of the first (70, 90) transistor serves as collector of the second transistor (72, 92) and the base of the second transistor (72, 92) serves as collector of the first (70, 90) transistor, the bases (62, 82) having, respectively, first width (74, 94) and second width (76, 96). A first resistance (78, 98) is coupled between an emitter (67, 87) and base (62, 82) of the first transistor (70, 90) and a second resistance (79, 99) is coupled between an emitter (68, 88) and base (64, 42) of the second transistor (92, 92). ESD trigger voltage Vt1 and holding voltage Vh can be independently optimized by choosing appropriate base widths (74, 94; 76, 96) and resistances (78, 98; 79, 99). By increasing Vh to approximately equal Vt1, the ESD protection is more robust, especially for applications with narrow design windows, for example, with operating voltage close to the degradation voltage).
(FR)L'invention porte sur un dispositif de protection contre les décharges électrostatiques (ESD) (11, 60, 80) couplé entre une borne d'entrée-sortie (E/S) (22) et une borne commune (23) d'un circuit central (24), lequel dispositif comprend des premier (70, 90) et second (72, 92) transistors bipolaires fusionnés (70, 90 ; 72, 92). Une base (62, 82) du premier transistor (70, 90) sert de collecteur du second transistor (72, 92) et la base du second transistor (72, 92) sert de collecteur du premier transistor (70, 90), les bases (62, 82) ayant respectivement une première largeur (74, 94) et une seconde largeur (76, 96). Une première résistance (78, 98) est couplée entre un émetteur (67, 87) et une base (62, 82) du premier transistor (70, 90) et une seconde résistance (79, 99) est couplée entre un émetteur (68, 88) et la base (64, 42) du second transistor (92, 92). Une tension de déclenchement ESD Vt1 et une tension de maintien Vh peuvent être indépendamment optimisées par choix de largeurs de base (74, 94 ; 76, 96) et de résistances (78, 98 ; 79, 99) appropriées. Par augmentation de Vh pour approximativement égaler Vt1, la protection ESD est plus robuste, en particulier pour des applications ayant des fenêtres de conception étroites, par exemple ayant une tension de fonctionnement proche de la tension de dégradation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)