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1. (WO2010146742) DISPLAY DRIVING CIRCUIT, DISPLAY DEVICE AND DISPLAY DRIVING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/146742    International Application No.:    PCT/JP2010/001255
Publication Date: 23.12.2010 International Filing Date: 24.02.2010
IPC:
G09G 3/36 (2006.01), G02F 1/133 (2006.01), G09G 3/20 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
SASAKI, Yasushi; (For US Only).
MURAKAMI, Yuhichiroh; (For US Only).
FURUTA, Shige; (For US Only).
YOKOYAMA, Makoto; (For US Only)
Inventors: SASAKI, Yasushi; .
MURAKAMI, Yuhichiroh; .
FURUTA, Shige; .
YOKOYAMA, Makoto;
Agent: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building 2-6, Tenjinbashi 2-chome Kita, Kita-ku Osaka-shi, Osaka 5300041 (JP)
Priority Data:
2009-144750 17.06.2009 JP
Title (EN) DISPLAY DRIVING CIRCUIT, DISPLAY DEVICE AND DISPLAY DRIVING METHOD
(FR) CIRCUIT DE COMMANDE D'AFFICHAGE, DISPOSITIF D'AFFICHAGE ET PROCÉDÉ DE COMMANDE D'AFFICHAGE
(JA) 表示駆動回路、表示装置及び表示駆動方法
Abstract: front page image
(EN)In a display driving circuit for CC driving, a single storage circuit (CSL) is disposed correspondingly to each stage (SR) of shift registers, and a polarity signal CMI is inputted to each latch circuit (CSL). When an internal signal Mn (CSRn) generated at the shift register (SRn) in the n-th stage is turned active, the latch circuit (CSLn) corresponding to the n-th stage takes and store the polarity signal CMI. An output signal SRBOn of the shift register in the n-th stage is supplied as a scan signal to a gate line (GLn+1) connected to a pixel corresponding to the (n+1)-th stage, and the output of the latch circuit (CSLn) corresponding to the n-th stage is supplied as CSOUTn to a CS bus line forming capacitance with the pixel electrode of a pixel corresponding to the n-th stage. Accordingly, in CC driving, the generation of lateral stripes in the first frame for stating to display video signals can be eliminated without increasing circuit areas.
(FR)Dans un circuit de commande d'affichage pour la commande CC, un circuit de stockage unique (CSL) est disposé en correspondance avec chaque étage (SR) de registres à décalage, et un signal de polarité CMI est entré dans chaque circuit à verrouillage (CSL). Lorsqu'un signal interne Mn (CSRn) généré au niveau du registre à décalage (SRn) dans le n-ième étage est activé, le circuit à verrouillage (CSLn) correspondant au n-ième étage prend et stocke le signal de polarité CMI. Un signal de sortie SRBOn du registre à décalage dans le n-ième étage est fourni sous forme d'un signal de balayage à une ligne de porte (GLn+1) connectée à un pixel correspondant au (n+1)-ième étage, et la sortie du circuit à verrouillage (CSLn) correspondant au n-ième étage est fournie sous forme d'un CSOUTn à une ligne de bus CS formant une capacitance avec l'électrode de pixel d'un pixel correspondant au n-ième étage. Par conséquent, dans la commande CC, la génération de bandes latérales dans la première trame pour évaluer l'affichage de signaux vidéo peut être éliminée sans augmenter les surfaces de circuit.
(JA) CC駆動を行う表示駆動回路において、シフトレジスタの各段(SR)に対応して保持回路(CSL)が1つずつ設けられるとともに、各ラッチ回路(CSL)に極性信号CMIが入力され、第n段のシフトレジスタ(SRn)で生成された内部信号Mn(CSRn)がアクティブになると、第n段に対応するラッチ回路(CSLn)が極性信号CMIを取り込んでこれを保持し、第n段のシフトレジスタの出力信号SRBOnを、第(n+1)段に対応する画素と接続するゲートライン(GLn+1)に走査信号として供給するとともに、第n段に対応するラッチ回路(CSLn)の出力を、第n段に対応する画素の画素電極と容量を形成するCSバスラインに、CSOUTnとして供給する。したがって、CC駆動において、回路面積を増大させることなく、映像信号の表示を開始する第1フレームにおける横筋の発生を解消できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)