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Pub. No.:    WO/2010/146645    International Application No.:    PCT/JP2009/060862
Publication Date: 23.12.2010 International Filing Date: 15.06.2009
H01L 29/786 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 29/417 (2006.01), H01L 51/05 (2006.01), H01L 51/40 (2006.01)
Applicants: Pioneer Corporation [JP/JP]; 4-1, Meguro 1-chome, Meguro-ku, Tokyo 1538654 (JP) (For All Designated States Except US).
CHUMAN, Takashi [JP/JP]; (JP) (For US Only)
Inventors: CHUMAN, Takashi; (JP)
Agent: FUJIMURA PATENT BUREAU, P.C.; Togeki-Bldg., 1-1, Tsukiji 4-chome, Chuo-ku, Tokyo 1040045 (JP)
Priority Data:
(JA) 半導体装置および半導体装置の製造方法
Abstract: front page image
(EN)Disclosed is a semiconductor device wherein the amount of a specific metal (mainly a noble metal) introduced into a source/drain electrode for controlling electrical contact between the source/drain electrode and an organic semiconductor material can be suppressed when the metal is deposited by electroless plating.  A method for manufacturing the semiconductor device is also disclosed. A gate electrode is formed on a substrate.  A gate insulating film is so formed as to cover the gate electrode.  A first electrode layer is so formed on the gate insulating film as to extend from the position above the gate electrode to the position above the substrate, while being separated at the position above the gate electrode.  A partition wall having an opening at the position corresponding to the gate electrode-forming position is formed on the first electrode layer.  A second electrode layer is formed by electroless plating using the partition wall as a mask so as to cover a part of the first electrode exposed from the opening.  An organic semiconductor layer is so formed within the opening as to be in contact with the gate insulating electrode exposed from the separated portion of the first electrode layer and the second electrode layer.
(FR)L'invention concerne un dispositif à semiconducteur où la quantité d'un métal spécifique (principalement un métal noble) introduit dans une électrode de source / drain afin de commander un contact électrique entre l'électrode de source / drain et un matériau semiconducteur organique peut être limitée, le métal étant déposé par dépôt sans courant. L'invention concerne également un procédé de fabrication du dispositif à semiconducteur, comportant les étapes suivantes. Une électrode de grille est formée sur un substrat. Un film isolant de grille est formé de façon à recouvrir l'électrode de grille. Une première couche d'électrode est formée sur le film isolant de grille de façon à s'étendre de la position située au-dessus de l'électrode de grille à la position située au-dessus du substrat, tout en étant séparée à la position située au-dessus de l'électrode de grille. Une cloison séparatrice, présentant une ouverture à la position correspondant à la position de formation de l'électrode de grille, est formée sur la première couche d'électrode. Une deuxième couche d'électrode est formée par dépôt sans courant, en utilisant la cloison séparatrice comme masque de façon à recouvrir une partie de la première électrode découverte par l'ouverture. Une couche de semiconducteur organique est formée dans l'ouverture de façon à être en contact avec le film isolant de grille découvert par la partie séparée de la première couche d'électrode et de la deuxième couche d'électrode.
(JA)【課題】ソース/ドレイン電極と有機半導体材料との電気的接触性をコントロールするためにソース/ドレイン電極に導入される特定の金属(主に貴金属)を無電解めっき法により形成する場合において、当該特定の金属の使用量を抑制することが可能な半導体装置およびその製造方法を提供する。 【解決手段】 基板上にゲート電極を形成する。ゲート電極を覆うようにゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極上部から基板上部まで延在し、且つゲート電極上部において離間部を有する第1の電極層を形成する。ゲート電極形成位置に対応する部分に開口部を有する隔壁部を第1の電極層の上に形成する。隔壁部をマスクとして無電解めっき法により開口部において露出している第1の電極層の一部を覆うように第2の電極層を形成する。開口部内に、第1の電極層の離間部において露出しているゲート絶縁膜と第2の電極層とに接するように有機半導体層を形成する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)