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1. (WO2010144375) 3D CHANNEL ARCHITECTURE FOR SEMICONDUCTOR DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/144375    International Application No.:    PCT/US2010/037656
Publication Date: 16.12.2010 International Filing Date: 07.06.2010
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Applicants: FAIRCHILD SEMICONDUCTOR CORPORATION [US/US]; 82 Running Hill Rd. South Portland, Maine 04106 (US) (For All Designated States Except US).
KIM, Suku [KR/US]; (US) (For US Only).
CALAFUT, Dan [US/US]; (US) (For US Only).
HO, Ihsiu [--/US]; (US) (For US Only).
KINZER, Dan [US/US]; (US) (For US Only).
SAPP, Steven [US/US]; (US) (For US Only).
CHALLA, Ashok [US/US]; (US) (For US Only).
JO, Seokjin [KR/US]; (US) (For US Only).
LARSEN, Mark [US/US]; (US) (For US Only)
Inventors: KIM, Suku; (US).
CALAFUT, Dan; (US).
HO, Ihsiu; (US).
KINZER, Dan; (US).
SAPP, Steven; (US).
CHALLA, Ashok; (US).
JO, Seokjin; (US).
LARSEN, Mark; (US)
Agent: HORTON, Kenneth E.; 60 East South Temple Suite 1800 Salt Lake City, Utah 84111 (US)
Priority Data:
12/480,065 08.06.2009 US
Title (EN) 3D CHANNEL ARCHITECTURE FOR SEMICONDUCTOR DEVICES
(FR) ARCHITECTURE DE CANAUX TRIDIMENSIONNELS POUR DES DISPOSITIFS À SEMI-CONDUCTEURS
Abstract: front page image
(EN)Semiconductor devices and methods for making such devices that contain a 3D channel architecture are described. The 3D channel architecture is formed using a dual trench structure containing with a plurality of lower trenches extending in an x and y directional channels and separated by a mesa and an upper trench extending in a y direction and located in an upper portion of the substrate proximate a source region. Thus, smaller pillar trenches are formed within the main line-shaped trench. Such an architecture generates additional channel regions which are aligned substantially perpendicular to the conventional line-shaped channels. The channel regions, both conventional and perpendicular, are electrically connected by their corner and top regions to produce higher current flow in all three dimensions. With such a configuration, higher channel density, a stronger inversion layer, and a more uniform threshold distribution can be obtained for the semiconductor device. Other embodiments are described.
(FR)L'invention concerne des dispositifs à semi-conducteurs et des procédés de fabrication de ces dispositifs qui contiennent une architecture de canaux tridimensionnels. L'architecture de canaux tridimensionnels est formée à l'aide d'une structure de tranchées doubles contenant une pluralité de tranchées inférieures s'étendant dans des canaux directionnels x et y et séparées par un plateau et une tranchée supérieure s'étendant dans une direction y et située dans une partie supérieure du substrat à proximité d'une région source. Ainsi, des tranchées de colonnes plus réduites sont formées dans la tranchée principale en forme de ligne. Une telle architecture génère des régions de canaux additionnels qui sont alignées de manière pratiquement perpendiculaire aux canaux conventionnels en forme de ligne. Les régions de canaux, à la fois conventionnelles et perpendiculaires, sont raccordées électriquement par leurs angles et leurs régions supérieures pour produire un flux de courant supérieur dans les trois dimensions. Avec une telle configuration, une densité de canaux supérieure, une couche d'inversion plus solide et une distribution de seuils plus uniforme peuvent être obtenues pour le dispositif à semi-conducteurs. L'invention concerne également d'autres modes de réalisation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)