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1. (WO2010142987) SHARED RESOURCE MULTI-THREAD PROCESSOR ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/142987    International Application No.:    PCT/GB2010/050966
Publication Date: 16.12.2010 International Filing Date: 09.06.2010
IPC:
G06F 15/82 (2006.01), G06F 9/48 (2006.01)
Applicants: SMITH, Graeme Roy [GB/GB]; (GB)
Inventors: SMITH, Graeme Roy; (GB)
Agent: APPLEYARD LEES; 15 Clare Road Halifax Yorkshire HX1 2HY (GB)
Priority Data:
0910068.6 12.06.2009 GB
Title (EN) SHARED RESOURCE MULTI-THREAD PROCESSOR ARRAY
(FR) RÉSEAU PROCESSEUR À PLUSIEURS UNITÉS ET À RESSOURCES PARTAGÉES
Abstract: front page image
(EN)The present invention relates to a shared resource multi-thread processor array. An array of heterogeneous function blocks are interconnected via a self-routing switch fabric, in which the individual function blocks have an associated switch port address. Each switch output port comprises a FIFO style memory that implements a plurality of separate queues. Thread queue empty flags are grouped using programmable circuit means to form self-synchronised threads. Data from different threads are passed to the various addressable function blocks in a predefined sequence in order to implement the desired function. The separate port queues allows data from different threads to share the same hardware resources and the reconfiguration of switch fabric addresses further enables the formation of different data- paths allowing the array to be configured for use in various applications.
(FR)La présente invention porte sur un réseau processeur à plusieurs unités et à ressources partagées. Un réseau de blocs de fonction hétérogène est interconnecté par l'intermédiaire d'un tissu de commutateurs à acheminement automatique, dans lequel les blocs de fonction individuels ont une adresse de port de commutateur associée. Chaque port de sortie de commutateur comprend une mémoire de type premier entré/premier sorti (FIFO) qui met en œuvre une pluralité de files d'attente séparées. Les drapeaux vides de files d'attente de fils sont groupés à l'aide de moyens de circuits programmables afin de constituer des unités auto-synchronisées. On fait passer les données provenant de différentes unités vers les différents blocs de fonction adressables selon une séquence prédéfinie afin de mettre en œuvre la fonction désirée. Les files d'attente de port séparées permettent à des données provenant de différentes unités de partager les mêmes ressources matérielles et la configuration d'adresses de tissu de commutateur permet en outre la formation de différents trajets de données permettant au réseau d'être configuré pour une utilisation dans diverses applications.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)