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1. (WO2010141624) MODIFIED PILLAR DESIGN FOR IMPROVED FLIP CHIP PACKAGING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/141624    International Application No.:    PCT/US2010/037120
Publication Date: 09.12.2010 International Filing Date: 02.06.2010
IPC:
H01L 23/00 (2006.01), H01L 23/498 (2006.01), H01L 21/60 (2006.01), H01L 21/56 (2006.01)
Applicants: QUALCOMM Incorporated [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
BCHIR, Omar, J. [US/US]; (US) (For US Only).
ZHAO, Lily [CN/US]; (US) (For US Only)
Inventors: BCHIR, Omar, J.; (US).
ZHAO, Lily; (US)
Agent: TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
12/476,928 02.06.2009 US
Title (EN) MODIFIED PILLAR DESIGN FOR IMPROVED FLIP CHIP PACKAGING
(FR) CONCEPT DE PILIER MODIFIÉ POUR UNE ENCAPSULATION AMÉLIORÉE DE PUCE À BOSSES
Abstract: front page image
(EN)A pillar for flip chip interconnect in an electronic package. The pillar includes an electrically conductive material and a solder wicking inhibitor deposited on the sides of the pillar. The pillar also includes an exposed face for contacting the electrically conductive material and solder material on the substrate. In another embodiment, a method of forming a pillar composed of an electrically conductive material which inhibits solder wicking is provided. The method includes coating the pillar with a solder wicking inhibitor and polishing a face of the pillar to expose the underlying electrically conductive material.
(FR)La présente invention concerne un pilier pour une interconnexion de puce à bosses dans un boîtier électronique. Le pilier comprend un matériau électroconducteur et un inhibiteur de capillarité de soudure déposé sur les côtés du pilier. Le pilier comprend également une face exposée pour une mise en contact avec le matériau électroconducteur et un matériau de soudure sur le substrat. Dans d'autres modes de réalisation, l'invention concerne un procédé consistant à former un pilier composé d'un matériau électroconducteur qui inhibe la capillarité de la soudure. Le procédé consiste à revêtir le pilier avec un inhibiteur de capillarité de soudure et à polir une face du pilier afin d'exposer le matériau électroconducteur sous-jacent.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)