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1. (WO2010141512) METHOD AND APPARATUS FOR VERIFYING LOGIC CIRCUITS USING VECTOR EMULATION WITH VECTOR SUBSTITUTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/141512    International Application No.:    PCT/US2010/036963
Publication Date: 09.12.2010 International Filing Date: 01.06.2010
IPC:
G06F 17/50 (2006.01)
Applicants: INPA SYSTEMS, INC. [US/US]; 22 Great Oaks Blvd., Suite 280 San Jose, California 95119 (US) (For All Designated States Except US).
CHANG, Chioumin M. [US/US]; (US) (For US Only).
HUANG, Thomas B. [US/US]; (US) (For US Only).
TSAI, Huan-Chih [US/US]; (US) (For US Only).
CHANG, Ting-Mao [US/US]; (US) (For US Only)
Inventors: CHANG, Chioumin M.; (US).
HUANG, Thomas B.; (US).
TSAI, Huan-Chih; (US).
CHANG, Ting-Mao; (US)
Agent: KWOK, Edward C.; Haynes and Boone, LLP 2323 Victory Avenue, Suite 700 Dallas, Texas 75219 (US)
Priority Data:
12/476,012 01.06.2009 US
Title (EN) METHOD AND APPARATUS FOR VERIFYING LOGIC CIRCUITS USING VECTOR EMULATION WITH VECTOR SUBSTITUTION
(FR) PROCÉDÉ ET APPAREIL POUR VÉRIFIER DES CIRCUITS LOGIQUES À L'AIDE D'UNE ÉMULATION VECTORIELLE AVEC UNE SUBSTITUTION DE VECTEUR
Abstract: front page image
(EN)A method for verifying a logic circuit in a prototyping system includes (a) configuring programmable logic circuits of the prototyping system to implement the logic circuit and to implement probe circuits for accessing internal nodes of the logic circuit; (b) preparing emulation vectors for use in a vector emulation of the logic circuit in the prototyping system; (c) setting one or more vector substitution points; (d) preparing one or more packet vectors at each vector substitution point for replacing emulation vectors in the vector emulation; (e) performing the vector emulation using the emulation vectors until one of the vector substitution points is reached; and (f) substituting packet vectors for the corresponding emulation vectors at vector substitution point and continuing the vector emulation.
(FR)L'invention porte sur un procédé de vérification d'un circuit logique dans un système de prototypage qui comprend (a) la configuration de circuits logiques programmables du système de prototypage pour mettre en œuvre le circuit logique et pour mettre en œuvre des circuits de sonde pour accéder à des nœuds internes du circuit logique; (b) la préparation de vecteurs d'émulation pour une utilisation dans une émulation vectorielle du circuit logique dans le système de prototypage; (c) le réglage d'un ou plusieurs points de substitution de vecteur; (d) la préparation d'un ou plusieurs vecteurs de paquet à chaque point de substitution de vecteur pour remplacer des vecteurs d'émulation dans l'émulation vectorielle; (e) la réalisation de l'émulation vectorielle à l'aide des vecteurs d'émulation jusqu'à ce que l'un des points de substitution de vecteur soit atteint; et (f) la substitution de vecteurs de paquet pour les vecteurs d'émulation correspondants au point de substitution de vecteur et la poursuite de l'émulation vectorielle.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)