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1. (WO2010137587) SOS SUBSTRATE HAVING LOW SURFACE DEFECT DENSITY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/137587    International Application No.:    PCT/JP2010/058824
Publication Date: 02.12.2010 International Filing Date: 25.05.2010
IPC:
H01L 21/02 (2006.01), H01L 21/265 (2006.01), H01L 27/12 (2006.01)
Applicants: SHIN-ETSU CHEMICAL CO., LTD. [JP/JP]; 6-1, Otemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP) (For All Designated States Except US).
AKIYAMA, Shoji [JP/JP]; (JP) (For US Only).
ITO, Atsuo [JP/JP]; (JP) (For US Only).
TOBISAKA, Yuji [JP/JP]; (JP) (For US Only).
KAWAI, Makoto [JP/JP]; (JP) (For US Only)
Inventors: AKIYAMA, Shoji; (JP).
ITO, Atsuo; (JP).
TOBISAKA, Yuji; (JP).
KAWAI, Makoto; (JP)
Agent: OKUYAMA, Shoichi; 7th Floor, Akasaka Eight One Building, 13-5, Nagata-cho 2-chome, Chiyoda-ku, Tokyo 1000014 (JP)
Priority Data:
2009-130969 29.05.2009 JP
Title (EN) SOS SUBSTRATE HAVING LOW SURFACE DEFECT DENSITY
(FR) SUBSTRAT SILICIUM SUR SAPHIR (SOS) À FAIBLE DENSITÉ DE DÉFAUTS DE SURFACE
(JA) 表面欠陥密度が少ないSOS基板
Abstract: front page image
(EN)The problem of a defect density increase due to lattice constant mismatch between silicon and sapphire is solved, and an SOS substrate having a low defect density is provided. The bonded SOS substrate (8) has a semiconductor thin film (4) provided on the surface of a sapphire substrate (3). The bonded SOS substrate is obtained by means of: a step wherein the sapphire substrate (3) and a semiconductor substrate (1) are provided; a step wherein an ion implanted layer (2) is formed by implanting ions from the surface of the semiconductor substrate (1); a step wherein surface activation treatment is performed to said surface of the sapphire substrate (3) and/or the semiconductor substrate (1) surface having the ions implanted therein; a step wherein the semiconductor substrate (1) surface and the sapphire substrate (3) surface are bonded at 50-350°C; and a step wherein a bonded body (6) is obtained by performing heat treatment at a highest temperature of 200-350°C to the bonded substrate; and a step wherein the bonded body (6) is disposed at a temperature higher than the bonding temperature, visible light is applied toward the ion implanted layer (2) of the semiconductor substrate (1) from the sapphire substrate (3) side or the semiconductor substrate (1) side, the interface of the ion implanted layer (2) is made brittle, and the semiconductor thin film (4) is transferred.
(FR)Cette invention permet de résoudre le problème lié à l'augmentation de la densité de défauts par suite de l'inadéquation des constantes de réseau entre silicium et saphir, et concerne l'emploi d'un substrat SOS à faible densité de défauts de surface. Le substrat SOS collé (8) comporte un film mince semi-conducteur (4) disposé sur la surface d'un substrat en saphir (3). Le substrat SOS collé (8) comporte un film mince (4) sur la surface du substrat en saphir (3). Le procédé d'obtention du substrat SOS collé englobe les opérations suivantes : utilisation du substrat en saphir (3) et d'un substrat semi-conducteur (1) ; formation d'une couche à implantation ionique (2) par implantation d'ions à partir de la surface du substrat semi-conducteur (1) ; traitement d'activation de ladite surface du substrat en saphir (3) et/ou de la surface du substrat semi-conducteur ((1) dans laquelle des ions ont été implantés ; collage de la surface du substrat semi-conducteur (1) et de la surface du substrat en saphir (3) à une température de 50-350 °C ; et obtention d'un corps collé (6) par application au substrat collé d'un traitement thermique à une température maximum de 200-350 ; exposition du corps collé (6) à une température supérieure à la température de collage, application de lumière visible depuis le côté du substrat en saphir (3) ou depuis le côté du substrat semi-conducteur (1) L'interface de la couche à implantation ionique (2) est rendue cassante et le film mince semi-conducteur (4) est transféré.
(JA) シリコンとサファイアとの格子定数の不適合に起因して欠陥密度が増大する問題を克服し、欠陥密度が小さいSOS基板を提供する。 サファイア基板3の表面に半導体薄膜4を備えた貼り合わせSOS基板8であって、前記サファイア基板3と半導体基板1を提供する工程と、前記半導体基板1の表面からイオンを注入してイオン注入層2を形成する工程、前記サファイア基板3の前記表面、および、前記イオンを注入した半導体基板1の前記表面の少なくとも一方の面に表面活性化処理を施す工程、前記半導体基板1の前記表面と前記サファイア基板3の前記表面とを50℃以上350℃以下で貼り合わせる工程、前記貼り合わせた基板に、最高温度として200℃以上350℃以下の熱処理を加え、接合体6を得る工程、前記接合体6を前記貼り合わせ温度より高温状態に設置し、サファイア基板3側または半導体基板1側から前記半導体基板1のイオン注入層2に向けて可視光を照射して前記イオン注入層2の界面を脆化し、前記半導体薄膜4を転写する工程により得られた貼り合わせSOS基板。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)