WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
PATENTSCOPE will be unavailable a few hours for maintenance reason on Saturday 18.08.2018 at 9:00 AM CEST
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2010122657) SOLID-STATE IMAGING DEVICE AND METHOD FOR MANUFACTURING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/122657 International Application No.: PCT/JP2009/058127
Publication Date: 28.10.2010 International Filing Date: 24.04.2009
IPC:
H01L 27/146 (2006.01)
Applicants: YUTANI, Akie[JP/JP]; JP (UsOnly)
NISHIOKA, Yasutaka[JP/JP]; JP (UsOnly)
RENESAS ELECTRONICS CORPORATION[JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668, JP (AllExceptUS)
Inventors: YUTANI, Akie; JP
NISHIOKA, Yasutaka; JP
Agent: FUKAMI, Hisao; Fukami Patent Office Nakanoshima Central Tower, 22nd Floor 2-7, Nakanoshima 2-chome Kita-ku, Osaka-shi, Osaka 5300005, JP
Priority Data:
Title (EN) SOLID-STATE IMAGING DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF D'IMAGERIE À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 固体撮像装置およびその製造方法
Abstract: front page image
(EN) A lower layer reflection preventing film (SL) is formed on each of a plurality of photodiodes (PD) with a laminating film (SL) left thereon, and a side wall (SW) is formed on a side wall of a gate electrode layer (GE) with the laminating film (SL) left on the side wall, by performing selective anisotropic etching to the laminating film (SL) formed to cover over the photodiodes (PD) and the gate electrode layer (GE) of the MOS transistor. An impurity for forming a source/drain region of the MOS transistor is introduced by using a gate electrode layer (GE) and the side wall (SW) as a mask. An upper layer reflection preventing film (AL) is formed at least on the lower layer reflection preventing film (SL) after introducing the impurity. At least the upper layer reflection preventing film (AL) or the lower layer reflection preventing film (SL) is etched so that the thicknesses of the reflection preventing films (AR) on the two photodiodes (PD) are different from each other. Thus, a method for manufacturing the solid-state imaging device which is applicable to miniaturization, has less restriction on the reflection preventing film (AR) and optimizes reflection preventing effects by pixel is provided.
(FR) Un film anti-réflexion de couche inférieure (SL) est formé sur chaque photodiode parmi une pluralité de photodiodes (PD), un film de stratification (SL) étant laissé sur celui-ci, et une paroi latérale (SW) est formée sur une paroi latérale d'une couche d'électrode de grille (GE), le film de stratification (SL) étant laissé sur la paroi latérale, en effectuant une gravure anisotrope sélective sur le film de stratification (SL) formé de manière à recouvrir les photodiodes (PD) et la couche d'électrode de grille (GE) du transistor MOS. Une impureté permettant de former une région de source/drain du transistor MOS est introduite en utilisant une couche d'électrode de grille (GE) et la paroi latérale (SW) en tant que masque. Un film anti-réflexion de couche supérieure (AL) est formé au moins sur le film anti-réflexion de couche inférieure (SL) après l'introduction de l'impureté. Le film anti-réflexion de couche supérieure (AL) et/ou le film anti-réflexion de couche inférieure (SL) est gravé de manière à ce que les épaisseurs des films anti-réflexion (AR) sur les deux photodiodes (PD) soient différentes les unes des autres. De la sorte, il est possible d'obtenir un procédé de fabrication du dispositif d'imagerie à semi-conducteurs qui est applicable à la miniaturisation, a moins de restriction sur le film anti-réflexion (AR) et optimise les effets anti-réflexion par pixel.
(JA)  複数のフォトダイオード(PD)上とMOSトランジスタのゲート電極層(GE)上とを覆うように形成された積層膜(SL)に選択的に異方性エッチングを施すことにより、複数のフォトダイオード(PD)の各々の上に積層膜(SL)が残されて下層反射防止膜(SL)が形成されるとともに、ゲート電極層(GE)の側壁に積層膜(SL)が残されてサイドウォール(SW)が形成される。ゲート電極層(GE)およびサイドウォール(SW)をマスクとして、MOSトランジスタのソース/ドレイン領域を形成するために不純物が導入される。不純物の導入後に少なくとも下層反射防止膜(SL)の上に上層反射防止膜(AL)が形成される。2つのフォトダイオード(PD)上のそれぞれの反射防止膜(AR)の厚みが互いに異なるように、上層反射防止膜(AL)および下層反射防止膜(SL)の少なくともいずれかがエッチングされる。これにより、微細化に対応でき、反射防止膜(AR)の制約が少なく、画素ごとに反射防止効果を最適化できる固体撮像装置の製造方法を得ることができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)