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1. (WO2010120490) AUTOMATIC APPROXIMATION OF ASSUMPTIONS FOR FORMAL PROPERTY VERIFICATION
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/120490 International Application No.: PCT/US2010/029133
Publication Date: 21.10.2010 International Filing Date: 30.03.2010
IPC:
G06F 17/50 (2006.01)
Applicants: DSOUZA, Ashvin M.[US/US]; US (UsOnly)
SYNOPSYS, INC.[US/US]; 700 E. Middlefield Road Mountain View, CA 94043, US (AllExceptUS)
Inventors: DSOUZA, Ashvin M.; US
Agent: YAO, Shun; Park, Vaughan & Fleming LLP 2820 Fifth Street Davis, California 95618-7759, US
Priority Data:
12/425,59717.04.2009US
Title (EN) AUTOMATIC APPROXIMATION OF ASSUMPTIONS FOR FORMAL PROPERTY VERIFICATION
(FR) APPROXIMATION AUTOMATIQUE D'HYPOTHÈSES POUR LA VÉRIFICATION D'UNE PROPRIÉTÉ FORMELLE
Abstract: front page image
(EN) One embodiment provides a system, comprising methods and apparatuses, for simplifying a set of assumptions for a circuit design, and for verifying the circuit design by determining whether the circuit design satisfies a set of assertions when the simplified set of assumptions is satisfied. During operation, the system can simplify the set of assumptions by identifying, for an assertion in the set of assertions, a first subset of assumptions which, either directly or indirectly, shares logic with the assertion. Furthermore, the system can modify the first subset of assumptions to obtain a second subset of assumptions which either over- approximates or under-approximates the first subset of assumptions. Then, the system can refine the second subset of assumptions to either prove or falsify the assertion.
(FR) Un mode de réalisation concerne un système, comprenant des procédés et des appareils, permettant de simplifier un ensemble d'hypothèses pour un modèle de circuit et de vérifier le modèle de circuit en déterminant si oui ou non le modèle de circuit satisfait un ensemble d'hypothèses lorsque l'ensemble d'hypothèses simplifié est satisfait. Pendant le fonctionnement, le système peut simplifier l'ensemble d'hypothèses en identifiant, pour une affirmation parmi l'ensemble d'affirmations, un premier sous-ensemble d'hypothèses qui, soit directement, soit indirectement, partage une logique avec l'affirmation. En outre, le système peut modifier le premier sous-ensemble d'hypothèses afin d'obtenir un second sous-ensemble d'hypothèses qui soit surestime, soit sous-estime le premier sous-ensemble d'hypothèses. Ensuite, le système peut affiner le second sous-ensemble d'hypothèses pour soit confirmer, soit réfuter l'affirmation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)