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1. (WO2010120310) METHOD AND SYSTEM FOR REDUCING TRACE LENGTH AND CAPACITANCE IN A LARGE MEMORY FOOTPRINT BACKGROUND
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/120310 International Application No.: PCT/US2009/040997
Publication Date: 21.10.2010 International Filing Date: 17.04.2009
IPC:
H01R 12/16 (2006.01) ,H01R 12/18 (2006.01) ,H01R 12/36 (2006.01)
Applicants: KADRI, Rachid, M.[US/US]; US (UsOnly)
CONTRERAS, Stephen F.[US/US]; US (UsOnly)
HEWLETT-PACKARD COMPANY[US/US]; Intellectual Property Administration 33404 E. Harmony Road Mail Stop 35 Fort Collins, CO 80528-9599, US (AllExceptUS)
Inventors: KADRI, Rachid, M.; US
CONTRERAS, Stephen F.; US
Agent: WEBB, Steven, L.; Hewlett-Packard Company Intellectual Property Administration P.O. Box 272400 Mail Stop 35 Fort Collins, CO 80527-2400, US
Priority Data:
Title (EN) METHOD AND SYSTEM FOR REDUCING TRACE LENGTH AND CAPACITANCE IN A LARGE MEMORY FOOTPRINT BACKGROUND
(FR) PROCÉDÉ ET SYSTÈME POUR RÉDUIRE UNE LONGUEUR ET UNE CAPACITÉ DE TRACE DANS UNE EMPREINTE MÉMOIRE IMPORTANTE
Abstract: front page image
(EN) A method and system are disclosed to reduce trace length and capacitance in a large memory footprint. When more dual in-line memory module (DIMM) connectors are used per memory channel, the overall bus bandwidth may be affected by trace length and trace capacitance. In order to reduce the overall trace length and trace capacitance, the system and method use a palm tree topology placement, i.e., back-to-back DIMM placement, to place surface mount technology (SMT) DIMM connectors (instead of through-hole connectors) back-to-back in a mirror fashion on each side of a printed circuit board (PCB). The system and method may improve signal propagation time when compared to the commonly used traditional topology placements in which all DIMM connectors are placed on one side of the PCB.
(FR) L'invention porte sur un procédé et sur un système pour réduire une longueur et une capacité de trace dans une empreinte mémoire importante. Lorsque davantage de connecteurs de module mémoire à double rangée de connexions (DIMM) sont utilisés par canal mémoire, la bande passante de bus globale peut être affectée par une longueur de trace et une capacité de trace. Afin de réduire la longueur de trace globale et la capacité de trace globale, le système et le procédé de l'invention utilisent un placement de topologie en palmier, c'est-à-dire un placement DIMM dos-à-dos, pour placer des connecteurs DIMM à technologie de montage en surface (SMT) (à la place de connecteurs par trou traversant) dos-à-dos, de façon miroir, sur chaque côté d'une carte de circuit imprimé (PCB). Le système et le procédé peuvent permettre d'améliorer un temps de propagation de signal par rapport aux placements de topologie traditionnels utilisés de manière courante, dans lesquels tous les connecteurs DIMM sont placés sur un côté de la PCB.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)