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1. (WO2010118529) BASE STRUCTURE FOR III-V SEMICONDUCTOR DEVICES ON GROUP IV SUBSTRATES AND METHOD OF FABRICATION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/118529 International Application No.: PCT/CA2010/000588
Publication Date: 21.10.2010 International Filing Date: 16.04.2010
IPC:
H01L 21/20 (2006.01) ,H01L 27/142 (2006.01) ,H01L 29/26 (2006.01) ,H01L 31/0328 (2006.01) ,H01L 31/10 (2006.01) ,H01S 5/32 (2006.01)
Applicants: CHEONG, Dan Daeweon[CA/CA]; CA (UsOnly)
KLEIMAN, Rafael Nathan[CA/CA]; CA (UsOnly)
PETER, Manuela[DE/CA]; CA (UsOnly)
KOMARNYCKY, Nicholas[CA/CA]; CA (UsOnly)
ROBINSON, Bradley Joseph[CA/CA]; CA (UsOnly)
PRESTON, John Stewart[CA/CA]; CA (UsOnly)
ARISE TECHNOLOGIES CORPORATION[CA/CA]; 65 Northland Drive Waterloo , Ontario N2V 1Y8, CA (AllExceptUS)
Inventors: CHEONG, Dan Daeweon; CA
KLEIMAN, Rafael Nathan; CA
PETER, Manuela; CA
KOMARNYCKY, Nicholas; CA
ROBINSON, Bradley Joseph; CA
PRESTON, John Stewart; CA
Agent: HILL & SCHUMACHER; 264 Avenue Road Toronto , Ontario M4V 2G7, CA
Priority Data:
61/202,89917.04.2009US
Title (EN) BASE STRUCTURE FOR III-V SEMICONDUCTOR DEVICES ON GROUP IV SUBSTRATES AND METHOD OF FABRICATION THEREOF
(FR) STRUCTURE DE BASE POUR DISPOSITIFS A SEMI-CONDUCTEUR III-V SUR DES SUBSTRATS DE GROUPE IV ET SON PROCÉDÉ DE FABRICATION
Abstract: front page image
(EN) The structure presented herein provides a base structure for semiconductor devices, in particular for III-V semiconductor devices or for a combination of III-V and Group IV semiconductor devices. The fabrication method for a base substrate comprises a buffer layer, a nucleation layer, a Group IV substrate and possibly a dopant layer. There are, in a general aspect, two growth steps: firstly the growth of a lattice-matched III-V material on a Group IV substrate, followed by secondly the growth of a lattice-mismatched III-V layer. The first layer, called the nucleation layer, is lattice-matched or closely lattice-matched to the Group IV substrate while the following layer, the buffer layer, deposited on top of the nucleation layer, is lattice-mismatched to the nucleation layer. The nucleation layer can further be used as a dopant source to the Group IV substrate, creating a p-n junction in the substrate through diffusion. Alternatively a separate dopant layer may be introduced.
(FR) La structure concerne une structure de base pour des dispositifs à semi-conducteur, en particulier pour des dispositifs à semi-conducteur des groupes III-V ou pour des dispositifs à semi-conducteur des groupes III-V et IV combinés. L'invention concerne un procédé de fabrication d'un substrat de base dans lesquels sont prévus une couche tampon, une couche de nucléation, un substrat du groupe IV et éventuellement une couche de dopant. Selon un aspect général de l'invention, la croissance s'effectue en deux étapes: tout d'abord, la croissance d'un matériau III-V adapté en réseau sur un substrat du groupe IV, puis la croissance d'une couche III-V à désaccord de réseau. La première couche, dite couche de nucléation, est adaptée en réseau ou étroitement adaptée en réseau sur le substrat du groupe IV alors que la couche suivante, la couche tampon, déposée sur le dessus de la couche de nucléation, est à désaccord de réseau sur la couche de nucléation. La couche de nucléation peut en outre être utilisée en tant que source de dopant sur le substrat du groupe IV, en créant une jonction p-n dans le substrat par diffusion. Dans une variante, une couche de dopant peut être introduite.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)