WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2010118350) REDUCED SUSCEPTIBILITY TO ELECTROSTATIC DISCHARGE DURING 3D SEMICONDUCTOR DEVICE BONDING AND ASSEMBLY
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/118350 International Application No.: PCT/US2010/030577
Publication Date: 14.10.2010 International Filing Date: 09.04.2010
IPC:
H01L 21/98 (2006.01) ,H01L 23/60 (2006.01) ,H01L 25/065 (2006.01) ,H01L 21/00 (2006.01)
Applicants: HENDERSON, Brian M.[US/US]; US (UsOnly)
JALILIZEINALI, Reza[US/US]; US (UsOnly)
GU, Shiqun[US/US]; US (UsOnly)
QUALCOMM INCORPORATED[US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121, US (AllExceptUS)
Inventors: HENDERSON, Brian M.; US
JALILIZEINALI, Reza; US
GU, Shiqun; US
Agent: TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121, US
Priority Data:
12/421,09609.04.2009US
Title (EN) REDUCED SUSCEPTIBILITY TO ELECTROSTATIC DISCHARGE DURING 3D SEMICONDUCTOR DEVICE BONDING AND ASSEMBLY
(FR) SUSCEPTIBILITÉ RÉDUITE À UNE DÉCHARGE ÉLECTROSTATIQUE LORS D'UNE LIAISON ET D'UN ASSEMBLAGE DE DISPOSITIF À SEMI-CONDUCTEURS 3D
Abstract: front page image
(EN) A method to reduce electrostatic discharge susceptibility when assembling a stacked IC device. The method includes coupling a ground plane of a first semiconductor device (210/310/410/510) and a ground plane of a second semiconductor device (240/340/440/540 ) to substantially a same electrical potential. Active circuitry on the first semiconductor device and active circuitry on the second semiconductor device are electrically coupled after the ground planes are coupled. Electrically coupling the ground planes of the first and the second semiconductor device creates a preferred electrostatic discharge path to ground, thus minimizing potential damage to sensitive circuit elements.
(FR) L'invention porte sur un procédé pour réduire une susceptibilité à une décharge électrostatique lors de l'assemblage d'un dispositif CI empilé. Le procédé comprend le couplage d'un plan de masse d'un premier dispositif à semi-conducteurs (210/310/410/510) et d'un plan de masse d'un second dispositif à semi-conducteurs (240/340/440/540) à sensiblement un même potentiel électrique. Un circuit actif sur le premier dispositif à semi-conducteurs et un circuit actif sur le second dispositif à semi-conducteurs sont électriquement couplés après que les plans de masse sont couplés. Un couplage électrique des plans de masse des premier et second dispositifs à semi-conducteurs crée un trajet de décharge électrostatique préféré vers la masse, permettant ainsi de rendre minimal un dommage potentiel à des éléments de circuit sensibles.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)