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Pub. No.:    WO/2010/116694    International Application No.:    PCT/JP2010/002426
Publication Date: 14.10.2010 International Filing Date: 02.04.2010
H01L 21/98 (2006.01), H01L 25/065 (2006.01), H01L 21/68 (2006.01), H01L 21/78 (2006.01), H01L 21/56 (2006.01), H01L 21/762 (2006.01)
Applicants: CANON KABUSHIKI KAISHA [JP/JP]; 30-2, Shimomaruko 3-chome, Ohta-ku, Tokyo 1468501 (JP) (For All Designated States Except US).
SAKAGUCHI, Kiyofumi [JP/JP]; (JP) (For US Only).
YONEHARA, Takao [JP/JP]; (JP) (For US Only).
KAWASE, Nobuo [JP/JP]; (JP) (For US Only).
NAKAGAWA, Kenji [JP/JP]; (JP) (For US Only)
Inventors: SAKAGUCHI, Kiyofumi; (JP).
YONEHARA, Takao; (JP).
KAWASE, Nobuo; (JP).
Agent: ABE Takuma; C/O CANON KABUSHIKI KAISHA 30-2, Shimomaruko 3-chome, Ohta-ku, Tokyo 1468501 (JP)
Priority Data:
2009-092317 06.04.2009 JP
2009-092318 06.04.2009 JP
Abstract: front page image
(EN)A method of manufacturing a semiconductor device includes the steps of forming a plurality of first integrated circuits on the surface side of a first semiconductor substrate; forming a plurality of second integrated circuits in a semiconductor layer that is formed on a release layer provided on a second semiconductor substrate; bonding the two semiconductor substrates so that electrically bonding portions are bonded to each other to form a bonded structure; separating the second semiconductor substrate from the bonded structure at the release layer to transfer, to the first semiconductor substrate, the semiconductor layer in which the plurality of second integrated circuits are formed; and dicing the first semiconductor substrate to obtain stacked chips each including the first integrated circuit and the second integrated circuit.
(FR)L'invention concerne un procédé de fabrication d'un dispositif à semi-conducteur comprenant les étapes consistant à former une pluralité de premiers circuits intégrés sur le côté face d'un premier substrat semi-conducteur, à former une pluralité de seconds circuits intégrés dans une couche semi-conductrice formée sur une couche anti-adhésive appliquée sur un second substrat semi-conducteur, à lier les deux substrats semi-conducteurs de sorte que des parties de connexion électrique soient liées les unes aux autres pour former une structure liée, à séparer le second substrat semi-conducteur de la structure liée au niveau de la couche anti-adhésive pour transférer, vers le premier substrat semi-conducteur, la couche semi-conductrice dans laquelle les seconds circuits intégrés sont formés, puis à découper en dés le premier substrat semi-conducteur pour obtenir des puces empilées comportant chacune le premier circuit intégré et le second circuit intégré.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)