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1. (WO2010116536) STORAGE SUBSYSTEM AND ITS CONTROL METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/116536 International Application No.: PCT/JP2009/057408
Publication Date: 14.10.2010 International Filing Date: 06.04.2009
IPC:
G06F 3/06 (2006.01) ,G06F 12/14 (2006.01)
Applicants: FUKUDA, Hideaki[JP/JP]; JP (UsOnly)
MINOWA, Nobuyuki[JP/JP]; JP (UsOnly)
MORITOKI, Naoki[JP/JP]; JP (UsOnly)
TAKADA, Masanori[JP/JP]; JP (UsOnly)
SHIMIZU, Masato[JP/JP]; JP (UsOnly)
Hitachi, Ltd.[JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280, JP (AllExceptUS)
Inventors: FUKUDA, Hideaki; JP
MINOWA, Nobuyuki; JP
MORITOKI, Naoki; JP
TAKADA, Masanori; JP
SHIMIZU, Masato; JP
Agent: OHGA, Shinji; SUNNEXT INTERNATIONAL PATENT OFFICE, 3rd Floor, Shiodome Building, 1-2-20 Kaigan Minato-ku, Tokyo 1050022, JP
Priority Data:
Title (EN) STORAGE SUBSYSTEM AND ITS CONTROL METHOD
(FR) SOUS-SYSTÈME DE MÉMORISATION ET SON PROCÉDÉ DE COMMANDE
Abstract: front page image
(EN) Provided is a storage subsystem capable of maintaining the reliability of I/O processing to a host apparatus, even if there is an unauthorized access from a processor core to a switch circuit, by applying a multi-core system to a processor. A multi-core processor is applied to a second logical address space that is different from a first logical address space to be commonly applied to multiple controlled units such as a host interface to be accessed by the processor. The switch circuit determines the processor core that issued an access based on an address belonging to a second address space, and maps an address containing in an access from the processor core to an address of a first address space.
(FR) L'invention porte sur un sous-système de mémorisation capable de préserver la fiabilité d'un traitement I/O par un appareil hôte, même s'il se produit un accès non autorisé d'un cœur de processeur à un circuit de commutateur, par application d'un système multi-cœur à un processeur. On applique un processeur multi-cœur à un second espace d'adresses logiques, différent d'un premier espace d'adresses logiques, appliqué de façon classique à des unités multiples commandées, telles qu'une interface hôte à laquelle doit accéder le processeur. Le circuit de commutateur détermine le cœur de processeur qui a émis un accès sur la base d'une adresse appartenant au second espace d'adresses, et mappe un contenu d'adresse dans un accès à partir du cœur de processeur à une adresse d'un premier espace d'adresse.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)