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1. (WO2010114890) TECHNIQUES FOR PROVIDING A SEMICONDUCTOR MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2010/114890 International Application No.: PCT/US2010/029380
Publication Date: 07.10.2010 International Filing Date: 31.03.2010
IPC:
G06F 13/00 (2006.01)
Applicants: VAN BUSKIRK, Michael, A.[US/US]; US (UsOnly)
CAILLAT, Christian[FR/FR]; FR (UsOnly)
KOLDIAEV, Viktor, I.[US/US]; US (UsOnly)
KWON, Jungtae[US/US]; US (UsOnly)
FAZAN, Pierre, C.[CH/CH]; CH (UsOnly)
MICRON TECHNOLOGY, INC.[US/US]; 8000 South Federal Way Boise, ID 83716, US (AllExceptUS)
Inventors: VAN BUSKIRK, Michael, A.; US
CAILLAT, Christian; FR
KOLDIAEV, Viktor, I.; US
KWON, Jungtae; US
FAZAN, Pierre, C.; CH
Agent: ARBES, Justin, T.; Intellectual Property Department Hunton & Williams LLP 1900 K Street, N.W., Suite 1200 Washington, DC 20006-1109, US
Priority Data:
61/165,34631.03.2009US
Title (EN) TECHNIQUES FOR PROVIDING A SEMICONDUCTOR MEMORY DEVICE
(FR) TECHNIQUE POUR PRODUIRE UN DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
Abstract: front page image
(EN) Techniques for providing a semiconductor memory device are disclosed The techniques may be realized as a semiconductor memory device including a plurality of memory cells arranged in an array of rows and columns Each memory cell may include a first region connected to a source line extending in a first oπentation, a second region connected to a bit line extending a second oπentation, and a body region spaced apart from and capacitively coupled to a word line, wherein the body region is electrically floating and disposed between the first region and the second region The semiconductor device may also include a first barrier wall extending in the first onentation of the array and a second barrier wall extending in the second oπentation of the array and intersecting with the first barrier wall to form a trench region configured to accommodate each of the plurality of memory cells
(FR) L'invention porte sur des techniques pour produire un dispositif de mémoire à semi-conducteurs. Les techniques peuvent être réalisées sous la forme de dispositifs de mémoire à semi-conducteurs comprenant une pluralité de cellules mémoire agencées en une matrice de rangées de colonnes. Chaque cellule mémoire peut comprendre une première région connectée à une ligne de source s'étendant dans une première orientation, une seconde région connectée à une ligne de bit s'étendant dans une seconde orientation et une région de corps espacée de et couplée de manière capacitive à une ligne de mot, la région de corps étant électriquement flottante et disposée entre la première région et la seconde région. Le dispositif à semi-conducteurs peut également comprendre une première paroi barrière s'étendant dans la première orientation de la matrice et une seconde paroi barrière s'étendant dans la seconde orientation de la matrice et coupant la première paroi barrière pour former une région de tranchée configurée pour recevoir chacune de la pluralité de cellules mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)