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Pub. No.:    WO/2010/113713    International Application No.:    PCT/JP2010/055029
Publication Date: 07.10.2010 International Filing Date: 24.03.2010
H03K 19/177 (2006.01), H01L 21/82 (2006.01), H03K 19/00 (2006.01)
Applicants: HIROSHIMA CITY [JP/JP]; 1-6-34 Kokutaiji-machi, Naka-ku, Hiroshima-shi, Hiroshima 7308586 (JP) (For All Designated States Except US).
TAIYO YUDEN CO.,LTD. [JP/JP]; 16-20, Ueno 6-chome, Taito-ku, Tokyo 1100005 (JP) (For All Designated States Except US).
HIRONAKA Tetsuo [JP/JP]; (JP) (For US Only).
TANIGAWA Kazuya [JP/JP]; (JP) (For US Only).
TOGUCHI Hiroaki [JP/JP]; (JP) (For US Only).
HIRAKAWA Naoki [JP/JP]; (JP) (For US Only).
ISHIGURO Takashi [JP/JP]; (JP) (For US Only).
SATO Masayuki [JP/JP]; (JP) (For US Only)
Inventors: HIRONAKA Tetsuo; (JP).
TANIGAWA Kazuya; (JP).
TOGUCHI Hiroaki; (JP).
ISHIGURO Takashi; (JP).
SATO Masayuki; (JP)
Agent: ISONO Michizo; c/o Isono International Patent Office, Sabo Kaikan Annex, 7-4, Hirakawa-cho 2-chome, Chiyoda-ku, Tokyo 1020093 (JP)
Priority Data:
2009-083786 30.03.2009 JP
(JA) 半導体装置
Abstract: front page image
(EN)FPGAs and MPLDs, which are conventional programmable semiconductor devices, have had poor cost performance and did not suitably take long signal lines into account. To solve this, a flip-flop is built in each MLUT block comprised of a plurality of MLUTs, each MLUT comprising a memory and an address-data pair. With respect to the close-distance interconnects between adjacent MLUTs, interleaved interconnects are introduced, while in the case of interconnects between non-adjacent MLUTs, dedicated distant interconnects and, furthermore, a torus interconnect network are provided.
(FR)L'invention porte sur des réseaux de portes programmables sur place (FPGA) et des dispositifs logiques programmables par masque (MPLD), qui sont des dispositifs à semi-conducteurs programmables classiques, dont les performances vis-à-vis de leur coût étaient médiocres et qui n'étaient pas appropriés à prendre en compte de longues lignes de signaux. Pour résoudre cela, on réalise une bascule bistable dans chaque bloc de MLUT composé d'une pluralité de MLUT, chaque MLUT comprenant une mémoire et une paire adresse-données. Par rapport à des interconnexions de distance proche entre des MLUT adjacents, on introduit des interconnexions entrelacées, tandis que dans le cas d'interconnexion entre des MLUT non adjacents, on fournit des interconnexions distantes dédiées et, de plus, un réseau d'interconnexion torique.
(JA) 従来のプログラマブルな半導体装置であるFPGAやMPLDはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。 メモリと、アドレス-データ対を有する複数のMLUTから構成されるMLUTブロックにフリップフロップを内蔵した。また隣接するMLUT間の近距離配線には交互配置配線を導入し、隣接していないMLUT間の配線には専用の離間配線、更にはトーラス配線網を設けた。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)