(EN) A method and apparatus for operating an array block of dual charge retaining transistor NOR flash memory cells by erasing the dual charge retaining transistor NOR flash memory cells to set their threshold voltage levels to prevent leakage current from corrupting data during a read operation. Erasure of the array block of NOR flash memory cells begins by selecting one of block section of the array block and erasing, erase verifying, over-erase verifying, and programming iteratively until the charge retaining transistors have their threshold voltages between the lower limit and the upper limit of the first program state. Other block sections are iteratively selected and erased, erased verified, over-erase verified, and programmed repeatedly until the charge retaining transistors have their threshold voltages between the lower limit and the upper limit of the first program state until the entire block has been erased and reprogrammed to a positive threshold level.
(FR) L'invention porte sur un procédé et un appareillage pour exploiter un bloc de matrice de cellules de mémoire flash non-ou à transistor conservant une charge double, par effacement des cellules de mémoire flash non-ou à transistor conservant une charge double, pour définir leur niveau de tension de seuil dans le but d'empêcher une fuite du courant en conséquence de la corruption de données pendant une opération de lecture. L'effacement du bloc de matrice des cellules de mémoire flash non-ou commence par la sélection d'une section de bloc du bloc de matrice, et l'effacement, la vérification de l'effacement, la vérification du sur-effacement et la programmation itérative jusqu'à ce que les transistors de conservation de la charge aient leur tension de seuil comprise entre la limite inférieure et la limite supérieure du premier état de programmation. D'autres sections de bloc sont sélectionnées d'une manière itérative et effacées, soumises à une vérification d'effacement, à une vérification du sur-effacement et à une programmation, d'une manière répétée jusqu'à ce que les transistors de conservation de la charge aient leur tension de seuil située entre la limite inférieure et la limite supérieure du premier état de programmation, jusqu'à ce que la totalité du bloc ait été effacée et reprogrammée à un niveau de seuil positif.