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1. (WO2010081767) HIGH-YIELD METHOD OF EXPOSING AND CONTACTING THROUGH-SILICON VIAS
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Pub. No.: WO/2010/081767 International Application No.: PCT/EP2010/050155
Publication Date: 22.07.2010 International Filing Date: 08.01.2010
IPC:
H01L 21/768 (2006.01) ,H01L 23/48 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70
Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in or on a common substrate or of specific parts thereof; Manufacture of integrated circuit devices or of specific parts thereof
71
Manufacture of specific parts of devices defined in group H01L21/7086
768
Applying interconnections to be used for carrying current between separate components within a device
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
48
Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads or terminal arrangements
Applicants:
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504, US (AllExceptUS)
IBM UNITED KINGDOM LIMITED [GB/GB]; P.O. Box 41, North Harbour Portsmouth Hampshire PO6 3AU, GB (MG)
ANDRY, Paul, Stephen [CA/US]; US (UsOnly)
TSANG, Cornelia, Kang-I [US/US]; US (UsOnly)
SPROGIS, Edmund, Juris [US/US]; US (UsOnly)
COTTE, John, Michael [US/US]; US (UsOnly)
TORNELLO, James, Anthony [US/US]; US (UsOnly)
LOFARO, Michael, Francis [US/US]; US (UsOnly)
Inventors:
ANDRY, Paul, Stephen; US
TSANG, Cornelia, Kang-I; US
SPROGIS, Edmund, Juris; US
COTTE, John, Michael; US
TORNELLO, James, Anthony; US
LOFARO, Michael, Francis; US
Agent:
LING, Christopher, John; IBM United Kingdom Limited Intellectual Property Law Hursley Park Winchester Hampshire SO21 2JN, GB
Priority Data:
12/352,71813.01.2009US
Title (EN) HIGH-YIELD METHOD OF EXPOSING AND CONTACTING THROUGH-SILICON VIAS
(FR) PROCÉDÉ À HAUT RENDEMENT PERMETTANT D'EXPOSER DES INTRA-CONNEXIONS TRAVERSANTES SUR SILICIUM ET D'ENTRER EN CONTACTER AVEC CES DERNIÈRES
Abstract:
(EN) An assembly including a main wafer having a body with a front side and a back side, and a handler wafer (230), is obtained. The main wafer has a plurality of blind electrical vias (232) terminating above the back side. The blind electrical vias have conductive cores (238) with surrounding insulator (236) adjacent side and end regions of the cores. The handler wafer is secured to the front side of the body of the main wafer. An additional step includes exposing the blind electrical vias on the back side. The blind electrical vias are exposed to various heights across the back side. Another step involves applying a first chemical mechanical polish process to the back side, to open any of the surrounding insulator adjacent the end regions of the cores remaining after the exposing step, and to co-planarize the via conductive cores, the surrounding insulator adjacent the side regions of the cores, and the body of the main wafer. Further steps include etching the back side to produce a uniform standoff height of each of the vias across the back side /depositing a dielectric across the back side; and applying a second chemical mechanical polish process to the back side, to open the dielectric only adjacent the conductive cores of the vias.
(FR) L'ensemble selon la présente invention inclut une tranche principale pourvue d'un corps présentant un côté avant et un côté arrière, et une tranche de manipulation (230). La tranche principale est équipée d'une pluralité de trous d'interconnexion électriques borgnes (232) terminant au-dessus du côté arrière. Les trous d'interconnexion électriques borgnes sont dotés de noyaux conducteurs (238) présentant un côté adjacent d'isolant environnant (236) et des régions d'extrémité des noyaux. La tranche de manipulation est fixée sur le côté avant du corps de la tranche principale. Une étape supplémentaire inclut l'exposition des trous d'interconnexion électriques borgnes sur le côté arrière. Les trous d'interconnexion électriques borgnes sont exposés à diverses hauteurs sur toute l'étendue du côté arrière. Une autre étape implique l'application d'un premier processus de polissage chimico-mécanique sur le côté arrière, en vue d'ouvrir tout isolant environnant adjacent aux régions d'extrémité des noyaux restant après l'étape d'exposition, et en vue de rendre coplanaire les noyaux conducteurs de trou d'interconnexion, l'isolant environnant adjacent aux régions latérales des noyaux, et le corps de la tranche principale. D'autres étapes incluent la gravure du côté arrière en vue de produire une hauteur à distance de sécurité uniforme de chacun des trous d'interconnexion sur toute l'étendue du côté arrière/le dépôt d'un diélectrique sur toute l'étendue du côté arrière ; et l'application d'un second processus de polissage chimico-mécanique sur le côté arrière, en vue d'ouvrir le diélectrique uniquement adjacent aux noyaux conducteurs des trous d'interconnexion.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP2345070JP2012515432KR1020110106915