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1. (WO2010074939) SYSTEM AND METHOD FOR ISOLATED NMOS-BASED ESD CLAMP CELL
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Pub. No.: WO/2010/074939 International Application No.: PCT/US2009/066984
Publication Date: 01.07.2010 International Filing Date: 07.12.2009
IPC:
H01L 23/62 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
58
Structural electrical arrangements for semiconductor devices not otherwise provided for
62
Protection against overcurrent or overload, e.g. fuses, shunts
Applicants:
ANALOG DEVICES, INC. [US/US]; One Technology Way Norwood, MA 02062-9106, US (AllExceptUS)
FOLEY, David [US/US]; US (UsOnly)
ZHU, Haiyang [CN/US]; US (UsOnly)
Inventors:
FOLEY, David; US
ZHU, Haiyang; US
Agent:
HAILS, JR., Robert, L.; Kenyon & Kenyon LLP 1500 K Street, N.w., Suite 700 Washington, DC 20005, US
Priority Data:
12/534,98804.08.2009US
61/122,85516.12.2008US
Title (EN) SYSTEM AND METHOD FOR ISOLATED NMOS-BASED ESD CLAMP CELL
(FR) SYSTÈME ET PROCÉDÉ POUR UNE PINCE DE PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES À PARTIR D'UN SEMI-CONDUCTEUR NMOS ISOLÉ
Abstract:
(EN) The invention is directed to a protection circuit for protecting IC chips against ESD. An ESD protection circuit for an integrated circuit chip may comprise an isolated NMOS transistor, which may comprise an isolation region isolating a backgate from a substrate, and a first and second doped regions and a gate formed on the backgate. The ESD protection circuit may further comprise a first terminal to connect the isolation region to a first electrical node, and a second terminal to connect the second doped region to a second electrical node. The first electrical node may have a higher voltage level than the second electrical node, and the gate and backgate may be coupled to the second terminal.
(FR) Cette invention concerne un circuit de protection pour protéger les puces de circuit intégré (CI) contre les décharges électrostatiques (ESD). Un circuit de protection ESD pour une puce CI peut comprendre un transistor NMOS isolé, qui peut comprendre une zone d'isolation isolant un matériau de base d'un substrat, ainsi qu'une première et une seconde région dopée, et une porte formée sur le matériau de base. Le circuit de protection ESD peut en outre comprendre un premier terminal pour relier la zone d'isolation à un premier nœud électrique, et un second terminal pour relier la seconde région dopée à un second nœud électrique. Le premier nœud électrique peut avoir un niveau de tension supérieur à celui du second nœud électrique, et la porte et le matériau de base peuvent être couplés au second terminal.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP2377155JP2012512544CN102292813