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1. (WO2010073520) SOLID-STATE IMAGING DEVICE AND MANUFACTURING METHOD THEREFOR
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明 細 書

発明の名称 固体撮像デバイスおよびその製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018  

課題を解決するための手段

0019   0020   0021   0022   0023   0024   0025   0026  

発明の効果

0027   0028  

図面の簡単な説明

0029  

発明を実施するための形態

0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079  

産業上の利用可能性

0080  

符号の説明

0081  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9   10   11   12  

明 細 書

発明の名称 : 固体撮像デバイスおよびその製造方法

技術分野

[0001]
 本発明は、小型・低コストの固体撮像デバイスおよびその製造方法に関する。

背景技術

[0002]
 近年、固体撮像デバイスとして、小型化、低消費電力化、信号処理の高速化を実現するために、例えば特許文献1では、図10に示すように、センサブロック151と信号処理ブロック152を同一半導体基板内に構成した固体撮像装置が報告されている。またこの構成をベースとして、さらに小型化・高速化を実現するために、SIP(System in Package)という、固体撮像素子とその周辺回路である複数のチップとを半導体モジュールとして一体に実装した形態が報告されている。
[0003]
 例えば特許文献2では、図11に示すような、固体撮像素子112と周辺回路素子111とを積層実装し、固体撮像素子112と周辺回路素子111の電気的接続を積層基板110を介して行う、という構成が開示されている。
[0004]
 また、例えば特許文献3では、図12に示すように、信号処理チップ153上に、裏面照射型CMOSイメージセンサチップ154をマイクロバンプ155によって積層実装し、信号処理チップ153から信号の入出力を行うという構成が開示されている。
[0005]
 また、固体撮像デバイスではないが一般の半導体デバイスとして、特許文献4では、異なる半導体素子の主面同士を対向させて接続するCOC(Chip on Chip)技術により、小型化を実現した構成が開示されている。

先行技術文献

特許文献

[0006]
特許文献1 : 特開2000-224495号公報
特許文献2 : 特開平11-261044号公報(第7頁、第1図)
特許文献3 : 特開2006-49361号公報
特許文献4 : 特開2004-146728号公報(第9頁、第1図)

発明の概要

発明が解決しようとする課題

[0007]
 図11の構成では、積層基板110に周辺回路素子111をフリップチップ実装し、この周辺回路素子111の裏面に固体撮像素子112を実装し、固体撮像素子112と積層基板110をワイヤーボンドで接続している。しかしながら近年、固体撮像素子の入出力端子数が増加してきたため、図11のような構成では、積層基板の配線密度が高くなるため高コストになる、あるいは、多数の入出力端子のワイヤボンドの領域が必要となるためそれほど小型化ができない、といった問題が生じる。
[0008]
 また、特許文献4に開示されたCOC技術を固体撮像デバイスに採用した場合には、固体撮像素子に周辺回路素子を実装する際に、撮像領域にダストが乗ってしまう、あるいは、撮像領域に応力がかかってしまう、といった問題が生じる。このため、性能や歩留まりの低下を招く可能性があり、実現が困難であった。
[0009]
 また、図10の構成では、同一半導体基板の中で複数種類のゲート絶縁膜のトランジスタが必要となるため、プロセスが複雑となる。また複雑な機能をもつ信号処理ブロックを同一半導体基板に搭載すると、回路間を接続する配線の数が増加するため、配線層数を増やすか、または配線が占める面積を大きくする必要がある。
[0010]
 しかし、配線層数を増やした場合には、光を受光するフォトダイオードから配線層最上層で決まる開口部までの距離が高くなり、斜め光がさえぎられ感度が低下するという問題が発生する。特に、画素のセルサイズ(ピッチ)が小さくなると、配線層数を増やすことのデメリットがますます大きくなる。
[0011]
 一方、配線が占める面積を大きくすることは、固体撮像装置のサイズ増大に直結する。例えば信号処理回路について、一般のシステムLSIで使用されている5~6層の配線層を採用した場合、トランジスタレイアウトと配線で決まるトランジスタの敷き占め率は80%程度である。これに対して、上述の感度低下の問題を考慮して、イメージセンサで一般に使用されている3層の配線層を採用した場合には、トランジスタの敷き占め率が30~40%程度に低下し、このため、信号処理回路の面積が2倍強に増大してしまう。
[0012]
 また、図12の構成では、信号処理チップ153上にイメージセンサチップ154を積層実装することによって、上述したチップサイズ増大の問題に対処している。ところがこの場合、信号処理チップ153の回路面とイメージセンサチップ154の回路面とを向かい合わせて張り合わせる必要があるので、イメージセンサチップ154として、受光面と回路面が異なる裏面照射型イメージセンサを用いる、という複雑な構成となっている。
[0013]
 また、信号処理チップ153を基板としてイメージセンサチップ154を搭載しているために、一般に使用電圧の高いイメージセンサチップ154で使用する電圧を、信号処理チップ153でも受け取る必要がある。
[0014]
 さらには、その他のSIP構造の構成として、固体撮像素子を信号処理素子に重ねて貼り付け、固体撮像素子の基板に貫通配線を通し、マイクロバンプを用いて下側の信号処理素子に電気的に接続する例がある。ところがこの場合にも、図12の構成と同様に、複雑な構成の固体撮像素子が必要となる。
[0015]
 またその他の構成では、固体撮像素子を信号処理素子に重ねて貼り付け、この両素子を回路基板上に配置し、各素子と回路基板間をワイヤボンディングし、このワイヤボンディングにより両素子間を電気的に接続する例がある。ところがこの構成では、入出力端子が微細化できず小型化に向いていない、またワイヤボンドのインピーダンスにより高速化に向いていない、という問題がある。
[0016]
 さらに近年では、システムLSIの微細プロセス化が進み、光学サイズにより撮像領域が一義的に決定されるような固体撮像素子に対して、信号処理回路の面積は大幅に縮小している。このため、実際のデバイスでは、信号処理素子の入出力端子数によってチップサイズが決定されている、という実態がある。
[0017]
 前記の問題に鑑み、本発明は、撮像領域にダストや応力の影響を与えることなく、固体撮像デバイスの小型化を実現することを目的とする。
[0018]
 また、本発明は、前記従来の問題を解決し、固体撮像素子と信号処理素子を備えた固体撮像デバイスにおいて、より一層の小型化・低コスト化を実現することを目的とする。

課題を解決するための手段

[0019]
 本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の撮像動作の制御または前記固体撮像素子の映像出力の信号処理を行う周辺回路素子とを備え、前記周辺回路素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように貼り合わされて実装されており、前記撮像領域は透明材料によって覆われている。
[0020]
 この態様によると、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装されているので、固体撮像素子と周辺回路素子との電気的接続のために積層基板やワイヤボンドが不要となるため、固体撮像デバイスの小型化および低コスト化が可能になる。また、固体撮像素子と周辺回路素子との間で、近年のバンプ形成技術の進展により、多数の入出力端子の接続が可能となるので、データ転送を並列に行うことができ、高速・低消費電力化が実現できる。さらに、固体撮像素子の撮像領域が透明材料によって覆われているため、実装する際における、撮像領域へのダストの影響を回避することができるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
[0021]
 また、前記態様に係る固体撮像デバイスにおいて、前記透明材料は、前記撮像領域の表面に接着剤によって接着されているのが好ましい。これにより、実装する際における、撮像領域にかかる応力を、より効果的に緩和することが可能になる。
[0022]
 また、前記態様に係る固体撮像デバイスにおいて、前記固体撮像素子は、主面と裏面とを電気的に接続する貫通電極と、裏面上に形成されており、前記貫通電極と電気的に接続された接続端子とを備えているのが好ましい。これにより、固体撮像素子の裏面を基板に貼り付けるだけで、電気的接続が実現されるので、この固体撮像デバイスを例えばカメラ等に実装する場合に、その実装コストや実装体積を低減することが可能となる。
[0023]
 また、本発明の一態様では、固体撮像デバイスの製造方法として、光電変換素子を含む単位画素が行列状に2次元配列されてなる撮像領域を主面上に有する固体撮像素子が形成された、ウエハを準備する工程と、前記固体撮像素子の撮像領域を覆うように透明材料を設ける工程と、前記透明材料を設けた後に、前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子を、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わせて実装する工程とを備えている。
[0024]
 この態様によると、固体撮像素子の撮像領域を覆うように透明材料を設けた後に、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装される。このため、実装する際における、撮像領域へのダストの影響を回避できるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
[0025]
 また、本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の映像出力の信号処理を行う回路を主面上に有した信号処理素子とを備え、前記信号処理素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、主面同士が対向するように貼り合わせて実装され、実装箇所において前記固体撮像素子との間に電気的経路が形成されており、前記信号処理素子と当該固体撮像デバイス外部との間の入出力は、前記電気的経路と、前記固体撮像素子の内部回路および入出力端子とを介して行われるように、構成されている。
[0026]
 この態様によると、信号処理素子が、固体撮像素子の撮像領域以外の領域に実装されており、かつ、実装箇所において電気的経路が形成されているので、固体撮像素子と信号処理素子との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。さらに、信号処理素子は、固体撮像デバイス外部との入出力は、固体撮像素子の内部回路および入出力端子を介して行われる。このため、信号処理素子において、入出力の保護回路の省略、簡素化が可能となり、また、高耐圧のトランジスタを形成する必要がなくなるので、大幅な小型化・低コスト化が実現できる。

発明の効果

[0027]
 本発明によると、周辺回路素子の実装において、撮像領域へのダストの影響を回避できるとともに撮像領域にかかる応力も緩和できるので、性能や歩留まりの低下を招くことなく、固体撮像デバイスの小型化を実現することができる。
[0028]
 また、本発明によると、固体撮像素子と信号処理素子を有する固体撮像デバイスのより一層の小型化・低コスト化を実現することができる。

図面の簡単な説明

[0029]
[図1] 実施の形態1に係る固体撮像デバイスの構成を示す図であり、(a)は平面図、(b)は断面図である。
[図2] 図1の固体撮像デバイスの配線図である。
[図3] 実施の形態1に係る固体撮像デバイスの他の構成を示す側面図である。
[図4] 実施の形態2に係る固体撮像デバイスの構成を示す図であり、(a)は側面図、(b)は底面図である。
[図5] 実施の形態3に係る、固体撮像デバイスの製造方法を示す図である。
[図6] 実施の形態4に係る固体撮像デバイスの構成図であり、(a)は平面図、(b)は断面図である。
[図7] 実施の形態4に係る固体撮像デバイスの配線図である。
[図8] 実施の形態5に係る固体撮像デバイスの配線図である。
[図9] 実施の形態5に係る固体撮像デバイスの詳細配線図である。
[図10] 従来の固体撮像デバイスの配線図である。
[図11] 従来の構成例を示す図である。
[図12] 従来の固体撮像デバイスの構成図である。

発明を実施するための形態

[0030]
 以下、本発明の実施の形態について、図面を用いて詳細に説明する。
[0031]
 (実施の形態1)
 図1は実施の形態1に係る固体撮像デバイスの構成を示す図である。同図中、(a)は平面図、(b)は(a)の線A-A’における断面図である。図1において、1は固体撮像素子としてのCCD(Charge Coupled Device)イメージセンサチップである。CCDイメージセンサチップ1は、光電変換素子と垂直CCDとで構成された単位画素が行列状に形成された撮像領域1aを、その主面上に有している。垂直CCDは信号電荷を垂直方向に転送する。また、図示していないが、CCDイメージセンサチップ1はさらに、水平方向の電荷転送を行う水平CCDと、信号電荷を信号電圧に変換して外部に出力する検出部とを備えている。
[0032]
 CCDイメージセンサチップ1の撮像領域1aは、透明材料としてのガラス2によって覆われている。ガラス2は、撮像領域1aの表面に、接着剤7によって接着されている。また、ガラス2を接着する際に接着剤7が撮像領域1a以外の領域に流れ出すのを防ぐために、撮像領域1aの周囲にダム9が形成されている。
[0033]
 3は周辺回路素子としての、CCDイメージセンサチップ1の水平CCDおよび垂直CCDを駆動するタイミングを制御するためのタイミングジェネレータチップである。4は周辺回路素子としての、垂直CCDを駆動するためのCCDドライバチップである。タイミングジェネレータチップ3およびCCDドライバチップ4は、CCDイメージセンサチップ1の主面上における撮像領域1a以外の領域に、その主面がCCDイメージセンサチップ1の主面と対向するように、貼り合わされて実装されている。具体的には、CCDイメージセンサチップ1とタイミングジェネレータチップ3およびCCDドライバチップ34とは、マイクロバンプ6によって電気的に接続されている。また、フリップチップ実装されたチップ1,3,4の信頼性を確保するために、封止剤8が挿入されている。なお図1では、チップ3,4は撮像領域1aの両サイドに実装されているが、実装される位置はこれに限られるものではない。
[0034]
 5はCCDイメージセンサチップ1に形成された入出力パッドである。5aはチップ1,3,4に電源を供給するための電源パッドであり、ここでは例えば、電源電圧-7V、3.3V、12Vにそれぞれ対応した3つの電源パッド5aが設けられている。5bはGNDパッドであり、電源パッド5aと同様に、チップ1,3,4に接続されている。5cは映像出力パッドであり、撮像された映像信号を出力する。5dはタイミングジェネレータチップ3の制御パッドである。制御パッド5dには、例えばCCDイメージセンサチップ1の駆動モードを選択するための制御信号が入力される。タイミングジェネレータチップ3は、この制御信号によって選択されたモードに応じて、駆動するタイミングを制御する。
[0035]
 図1の構成では、撮像領域1aの表面が、透明材料としてのガラス2で覆われている。これにより、この固体撮像デバイスの製造工程において、フリップチップ実装を行う際に生じるダストが撮像領域1aに乗る、という問題が生じず、ダストの影響を回避することができる。また、ガラス2は、撮像領域1aの表面に接着剤7によって接着されているので、撮像領域1aにかかる応力を緩和する役割も果たす。すなわち、ガラス2を設けることによって、フリップチップ実装を行う際にかかる応力から撮像領域1aを保護することが可能になる。またもちろん、この固体撮像デバイスが製品として使用されている際にも、このガラス2によって、撮像領域1aをダストや応力から保護することができる。なお、ここでは、透明材料の一例としてガラスを示したが、透明材料はガラスに限られるものではなく、例えばアクリルであってもよい。
[0036]
 図2は図1に示す固体撮像デバイスの配線図である。図2に示すように、CCDイメージセンサチップ1は元々、水平CCD駆動信号(φH1、φH2、φHL、φR)入力端子10a、垂直CCD駆動信号(φV1~φV20)入力端子12a、電源端子13,GND端子14、および映像出力端子18の計27個の信号端子を有している。なお、ここでは、固体撮像素子の信号端子として最小限のものを示したが、必要に応じてクロック入力や同期信号入力などを付加してもよい。
[0037]
 これらのうち、水平CCD駆動信号入力端子10aは、タイミングジェネレータチップ3の出力端子10bとマイクロバンプ6を介して電気的に接続されている。垂直CCD駆動信号入力端子12aは、CCDドライバチップ4の出力端子12bとマイクロバンプ6を介して電気的に接続されている。また、電源端子13は電源パッド5aとして、GND端子14はGNDパッド5bとして、映像出力端子18は映像出力パッド5cとして、構成されている。CCDドライバチップ4の電源端子15およびタイミングジェネレータチップ3の電源端子16は、マイクロバンプ6を介して電源パッド5aと接続されている。さらに、タイミングジェネレータチップ3の制御信号(TGCN)入力端子17は、マイクロバンプ6を介して制御パッド5dと接続されている。
[0038]
 このように、CCDイメージセンサチップ1は元々計27個の信号端子を有しているが、CCDイメージセンサチップ1にタイミングジェネレータチップ3およびCCDドライバチップ4をマイクロバンプ6を介してフリップチップ実装することによって、本固体撮像デバイスに必要なパッド5は計7個になる。すなわち、3個の電源パッド5aと、1個のGNDパッド5bと、1個の映像出力パッド5cと、3個の制御パッド5dとだけで済む。これにより、この固体撮像デバイスを例えばカメラ等に実装する工程において、パッケージコストや実装基板のコストを大幅に低減することができる。
[0039]
 また、マイクロバンプ6によるフリップチップ実装は、チップ間の接続距離が短いため低抵抗でありかつ寄生インダクタンスや寄生容量も少なくなるため、高速のパルス伝達が可能となる。また従来のワイヤボンドによる接続に比べて、実装体積も大幅に低減することができる。
[0040]
 なお、CCDイメージセンサチップ1とタイミングジェネレータチップ3およびCCDドライバチップ4とには、それぞれ、マイクロバンプ6と接続するためのパッドが形成されている。このパッドの下には、パッドを形成する配線層以外の配線層や、トランジスタ、抵抗、キャパシタ等の素子を形成することが好ましい。これにより、それぞれのチップのサイズをより小さく設計することが可能になる。
[0041]
 なお、本実施形態では、周辺回路素子としてタイミングジェネレータチップ3とCCDドライバチップ4とを実装したが、これは一般的にこれらの半導体素子の同一プロセスによる1チップ化が困難であるためであり、これらが1チップ化されたものを実装してよく、小型化にはその方が好ましい。
[0042]
 図3は本実施形態に係る固体撮像デバイスの構成の変形例を示す断面図である。図3の構成では、撮像領域1aの周囲に突部31が設けられており、この突部31に例えば接着剤によって透明材料としてのガラス2が固定されている。すなわち、ガラス2は突部31に支えられるようにして撮像領域1aを覆っており、撮像領域1aとガラス2との間に中空部32が形成されている。中空部32は例えば空気や窒素によって満たされている。図3の構成でも、製造工程において、あるいは、製品として使用されている場合において、ガラス2によって、撮像領域1aをダストや応力から保護することができる。
[0043]
 (実施の形態2)
 図4は実施の形態2に係る固体撮像デバイスの構成を示す図であり、同図中、(a)は側面図、(b)は底面図である。なお、平面図については、上述の実施の形態1とは、ガラス2の周辺部が封止樹脂24で充填されている以外はほぼ同一であるので、ここでは省略している。
[0044]
 図4において、20はCCDイメージセンサチップ1の主面と裏面とを電気的に接続する貫通電極、21はCCDイメージセンサチップ1の裏面上に形成された接続端子としてのバンプ、22は貫通電極20とバンプ21とを接続するための配線である。主面上に形成されたパッド5は、貫通電極20および配線22を介して、裏面上に形成されたバンプ21と電気的に接続されている。なお、バンプ21は、貫通電極20下に形成してもよいし、貫通電極20下を避けた位置に形成してもよい。なお、図示は省略したが、貫通電極20および配線22は、CCDイメージセンサチップ1とは絶縁膜を介して電気的に絶縁されている。
[0045]
 このような構成により、固体撮像デバイスを、ワイヤボンドなしで、プリント基板やフレキシブル基板に実装することができる。このため、従来のワイヤボンドによる実装に比べて格段に、実装後の体積を低減することが可能となる。
[0046]
 また、封止樹脂24が、ガラス2の周辺部に、フリップチップ実装したタイミングジェネレータチップ3やCCDドライバチップ4を覆うように形成されている。これにより、撮像領域外のタイミングジェネレータチップ3やCCDドライバチップ4に光が入射することを防止できるので、フレアやゴーストといった不具合を防止することができる。
[0047]
 (実施の形態3)
 図5は実施の形態3に係る固体撮像デバイスの製造方法を示す図である。図5では、図1に示す固体撮像デバイスを製造するものとしている。
[0048]
 まず、固体撮像素子(CCDイメージセンサチップ1)が形成されたウエハを準備する。そして実装の前に、ウエハ上の固体撮像素子のプローブ検査を行う(a)。
[0049]
 次に、ウエハ上の固体撮像素子にダム9を形成する(b)。ダム9の形成は例えば、感光性の樹脂を用いて、露光現像によるパターニングによって行えばよい。あるいは、ダム材料をウエハ全面に塗布し、必要な部分を一般の半導体プロセスと同様に、リソグラフィとエッチングによって形成してもよい。
[0050]
 次に、ダム9の内部すなわち撮像領域上に接着剤7を滴下する(c)。このとき、接着剤7は、ダム9を溢れて外部に漏れないように適量を滴下しなければならない。また、接着剤7は、紫外線硬化型または熱硬化型のどちらでもよいが、後の接着工程において位置合わせをしながら硬化させるには、紫外線硬化型が望ましい。
[0051]
 次に、透明材料としてのガラス2を、撮像領域を覆うように接着する(d)。このとき、ガラス2の貼り合わせ位置を制御できるように、ガラス2の位置を合わせた後に、紫外線を照射して接着剤7を硬化させるのが好ましい。
[0052]
 次に、封止剤8を、撮像領域外のフリップチップ実装する領域に滴下する(e)。このとき使用する封止剤8は、フリップチップ実装するときに位置合わせが可能なように、透明であることが望ましい。
[0053]
 次に、マイクロバンプが形成されたタイミングジェネレータチップ3とCCDドライバチップ4をフリップチップ実装する(f)。マイクロバンプの先端が鋭角に尖っており、実装されたとき、封止剤8を貫通して、CCDイメージセンサチップ1のフリップチップ実装用のパッドに到達する。さらにこのとき、超音波を掛けながら加圧することによって、良質のオーミックコンタクトを形成することが望ましい。
[0054]
 最後に、ダイシング工程によって(g)、ウエハから個片の固体撮像素子を形成する。
[0055]
 このように、固体撮像素子の撮像領域を覆うように透明材料を設けて、透明材料を設けた後に、周辺回路素子を貼り合わせて実装することによって、ダストが撮像領域に乗るという問題が生じなくなり、撮像領域へのダストの影響を回避することができる。また、実装を行う際にかかる応力から、撮像領域を保護することが可能になる。
[0056]
 なお、もちろんのことであるが、ガラス接着工程やフリップチップ実装工程は、最初のプローブ検査で良品になった固体撮像素子にのみ行うのが、コスト上望ましい。
[0057]
 また、実施の形態2に対応した製造方法はここでは図示しなかったが、例えば、図5(a)のプローブ検査の後、図5(b)のダム形成の前に、貫通電極プロセスを適用して貫通電極および配線、裏面のバンプを形成すればよい。また、貫通電極プロセスをガラス接着やフリップチップ実装の後で行っても良い。
[0058]
 なお、プローブ検査用のパッドとマイクロバンプを介して接合するパッドとは別にして、マイクロバンプが検査針跡の影響を受けにくいようにすることが望ましい。このとき、検査用パッドとマイクロバンプ接合用のパッドはそれぞれ、最小の面積にするのが望ましい。
[0059]
 また固体撮像素子の検査用パッドは、その全機能を検査するだけの数を配置する必要はなく、一部の重要な機能を検査するに足る数に抑えておくのが好ましい。これにより、固体撮像素子の面積がパッドにより増大することを回避することができる。
[0060]
 なお、以上の第1~第3の実施形態では、固体撮像素子はCCDイメージセンサチップとしたが、この他例えば、CMOSセンサチップ、NMOSセンサチップでもかまわない。また、フリップチップ実装する周辺回路素子は、ここで示したタイミングジェネレータチップやCCDドライバチップに限られるものでなく、固体撮像素子の撮像動作の制御を行う他の素子や、固体撮像素子の映像出力の信号処理を行う素子、例えばADコンバータやアナログフロントエンド、デジタルシグナルプロセッサなどであっても良い。
[0061]
 (実施の形態4)
 図6は実施の形態4に係る固体撮像デバイスの構成図である。同図中、(a)は平面図、(b)は(a)の線A-A’における断面図である。図6において、51は固体撮像素子としてのイメージセンサチップである。イメージセンサチップ51は、光電変換素子を含む単位画素が行列状に形成された撮像領域52と、撮像領域52の読み出しをコントロールする走査回路53と、撮像領域52から読み出された画素信号に対してノイズ除去やAD変換等を行う画素信号処理回路54と、固体撮像デバイス外部との入出力を行うための入出力端子55とを備えている。入出力端子55には、高耐圧のトランジスタ等で構成された保護回路を含む内部回路が併せて設けられている。イメージセンサチップ51は、CMOSセンサチップ、NMOSセンサチップ等のMOS型イメージセンサや、CCDイメージセンサチップ等である。
[0062]
 61は信号処理素子としての信号処理チップであり、図6(b)に示すように、イメージセンサチップ51の主面上における撮像領域52以外の領域に、イメージセンサチップ51と主面同士が対向するように貼り合わされて実装されている。すなわち、信号処理チップ61は、複数のマイクロバンプ57を介して、イメージセンサチップ51上にフリップチップ実装されており、その実装箇所においてイメージセンサチップ51との間に電気的経路が形成されている。そして、信号処理チップ61と固体撮像デバイス外部との間の入出力は、マイクロバンプ57によって形成された電気的経路と、イメージセンサチップ51の内部回路および入出力端子55とを介して行われる。信号処理チップ61には、固体撮像デバイス外部と直接的に入出力を行う入出力端子は設けられていない。
[0063]
 図7は図6に示す固体撮像デバイスの配線図である。図7に示すように、イメージセンサチップ51は、入出力端子55として、電圧が異なる複数の電源(ここでは電源A,B)向けの電源入力端子55a,55bと、制御信号入力端子55cおよび映像出力端子55dを備えている。また入出力端子55に併せて、内部回路としての保護回路56を備えている。この保護回路56は、電圧変換のためのレベルシフタ回路等を含んでいてもよい。また、信号処理チップ61は、ロジック回路のみで構成されており、イメージセンサチップ51等の駆動制御を行うタイミング発生回路62と、イメージセンサチップ51からの信号を処理する信号処理回路63とを備えている。
[0064]
 信号処理チップ61は、イメージセンサチップ51から供給された電源、制御信号および映像出力が、マイクロバンプ57を介して入力される。また、信号処理チップ61は、信号処理回路63によって処理された映像出力を、マイクロバンプ57を介してイメージセンサチップ51に出力する。すなわち、イメージセンサチップ51の映像出力は、マイクロバンプ57を経由して信号処理チップ61に伝達され、信号処理チップ61内で信号処理された後、再びマイクロバンプ57を経由してイメージセンサチップ51に伝達される。そして、イメージセンサチップ51の保護回路56を経由して、映像出力端子55dから固体撮像デバイス外部に出力される。
[0065]
 このように本実施形態によると、固体撮像デバイスにおいて、イメージセンサチップ51と信号処理チップ61との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。
[0066]
 また、信号処理チップ61と固体撮像デバイス外部との入出力は、イメージセンサチップ51の内部回路および入出力端子55を介して行われる。このため、信号処理チップ61に、高耐圧のトランジスタ等で構成される特別な保護回路を備える必要がない。したがって、信号処理チップ61のマイクロバンプ57を狭ピッチで配置できるため、信号処理チップ61のチップサイズが入出力端子数で決まってしまうという問題を回避することができる。
[0067]
 さらに、本実施形態によると、信号処理チップ61による信号処理後の映像出力は、イメージセンサチップ51の出力回路から出力されるので、信号処理チップ61に出力回路のための高耐圧のトランジスタを形成する必要がない。このため、チップサイズのより一層の小型化が実現できる。
[0068]
 さらに、ロジック回路のみで構成されている信号処理チップ61は、ロジック回路の動作に必要となる程度の低い電圧の電源が供給されていれば足りる。そこで本実施形態では、イメージセンサチップ51に供給される電源のうち最も低い電圧の電源(ここでは電源A)が、信号処理チップ61にマイクロバンプ57を介して供給されている。このような構成により、信号処理チップ61のトランジスタは、低電圧電源に対応した薄膜ゲート酸化膜のトランジスタで構成することが可能となる。これにより、上述したような保護回路用の高耐圧トランジスタを必要としないことと併せて、簡易な製造プロセスで、低コストの信号処理チップ61を作成することが可能となる。
[0069]
 さらに、本実施形態の固体撮像デバイスでは、イメージセンサチップ51と信号処理チップ61の配線レイアウトルールや配線層数を最適化できる。具体的には、ロジック回路のみで構成され、かつ低電圧で駆動される信号処理チップ61では、微細配線ルールを用いて配線、トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させればよい。これにより、信号処理チップ61を大幅に小型化することが可能となる。この場合、信号処理チップ61の配線層数は、イメージセンサチップ51の配線層数よりも多くなる。
[0070]
 (実施の形態5)
 図8は実施の形態5に係る固体撮像デバイスの配線図である。また、本実施形態に係る固体撮像デバイスの構成図は図6と同様である。図8において、図7と共通の構成要素には図7と同一の符号を付しており、ここではその詳細な説明を省略する。
[0071]
 本実施形態においても、信号処理チップ61は、図6(b)に示すように、イメージセンサチップ51の主面上における撮像領域52以外の領域に、複数のマイクロバンプ57を介してフリップチップ実装されており、その実装箇所においてイメージセンサチップ51との間に電気的経路が形成されている。そして、信号処理チップ61と固体撮像デバイス外部との間の入出力は、マイクロバンプ57によって形成された電気的経路と、イメージセンサチップ51の内部回路および入出力端子55とを介して行われる。
[0072]
 実施の形態4と異なるのは、イメージセンサチップ51が、撮像領域52の複数列の画像信号を、並列に出力可能に構成されている点である。そして、信号処理チップ61は、ロジック回路のみで構成されており、イメージセンサチップ51等の駆動制御を行うタイミング発生回路63と、イメージセンサチップ51から出力された複数列の画像信号を処理する列信号処理回路64と、列信号処理回路64によって処理された信号を再度処理する信号処理回路65を備えている。
[0073]
 図9はイメージセンサチップ51の画素信号処理回路54と、信号処理チップ61の列信号処理回路64および信号処理回路65との信号接続を示す詳細配線図である。図9に示すように、画素信号処理回路54は、撮像領域52から出力された画素信号とランプ波形とを比較してAD変換を行うコンパレータ91と、AD変換された出力電圧を信号処理チップ61において処理可能な低電圧に変換するレベルシフタ92とを備えている。コンパレータ91とレベルシフタ92は、撮像領域52の各列に設けられている。また、レベルシフタ92の出力すなわち各列の画像信号をそれぞれ信号処理チップ61に伝達するためのマイクロバンプ57が設けられている。
[0074]
 レベルシフタ92の出力はそれぞれ、マイクロバンプ57を介して、信号処理チップ61の列信号処理回路64に送られる。列信号処理回路64は、マイクロバンプ57に対応して設けられたデジタルメモリ93と、読み出しを行うデジタルメモリ93を選択するための水平走査回路94とを備えている。デジタルメモリ93は、マイクロバンプ57を介して受けた画像信号を8~14ビット等のデジタル信号として蓄積する。デジタルメモリ93に蓄積されたデジタル信号は、水平走査回路94によって順次選択され、デジタル出力として信号処理回路65に伝達される。信号処理回路65は黒補正、キズ補正等の信号処理を行う。信号処理後の画像信号は、再度マイクロバンプ57を経由してイメージセンサチップ51に伝達された後、イメージセンサチップ51の入出力端子を経由して映像出力として出力される。
[0075]
 このように本実施形態によると、マイクロバンプ57を狭ピッチで配置可能であることを利用して、複数列の画像信号をそれぞれ伝達するためのマイクロバンプ57を設けることによって、イメージセンサチップ51と信号処理チップ61との間で複数列の画像信号を並列に転送することが可能になる。しかも、マイクロバンプ57は、チップ間の接続距離が短いため低抵抗であり、かつ寄生インダクタンスや寄生容量も少ない。したがって、高速かつ低消費電力の信号伝達が可能となる。
[0076]
 さらに、本実施形態では、広いダイナミックレンジや高いS/N比を得るために高電圧が必要となるコンパレータ91等のアナログ回路で構成される画素信号処理回路54は、イメージセンサチップ51側に配置し、低電圧で動作可能なデジタルメモリ93を含む列信号処理回路64をデジタル回路のみで構成される信号処理チップ61側に配置している。これにより、例えば、信号処理チップ61は低電源に対応した薄膜ゲート酸化膜のトランジスタのみで構成する等、それぞれのチップに用いるトランジスタ種類を最適化することが可能となる。したがって、簡易な製造プロセスで、低コストの固体撮像デバイスを作成することが可能となる。
[0077]
 さらに、信号処理チップ61は、最適な微細配線ルールを用いて配線・トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させるのが好ましい。これにより、多ビットのデジタル信号を保存するために多数のラッチ回路等から構成されるデジタルメモリ93等多くのロジック回路が搭載された列信号処理回路64の面積を、イメージセンサチップ51に搭載した場合と比較して、大幅に小型化することが可能となる。
[0078]
 なお本実施形態では、撮像領域52の各列の画像信号をそれぞれに対応するマイクロバンプ57を経由して信号処理チップ61に伝達する構成としたが、これに限られるものではない。例えば、レベルシフタ92とマイクロバンプ57との間にセレクタを設けて、複数列をまとめて1つのマイクロバンプ57に対応付け、画像信号を選択的にマイクロバンプ57を介して信号処理チップ61に出力するようにしてもよい。これは、撮像領域52の各列のピッチとマイクロバンプ57を配置可能なピッチとが合っていないような場合に有効である。
[0079]
 また第4および第5の実施形態では、固体撮像素子上に1つの信号処理素子を実装する例を示しているが、撮像領域以外であれば、固体撮像素子に複数の信号処理素子を実装してもかまわない。例えば、デジタルシグナルプロセッサを搭載することによって、チップセットとして固体撮像カメラを実現することも可能である。

産業上の利用可能性

[0080]
 本発明では、固体撮像デバイスの小型化・低コスト化が実現できるので、例えば、高速、低消費電力、小型・低コストのデジタルカメラ、ムービーカメラ等を実現することができ、有用である。

符号の説明

[0081]
1 CCDイメージセンサチップ(固体撮像素子)
1a 撮像領域
2 ガラス(透明材料)
3 タイミングジェネレータチップ(周辺回路素子)
4 CCDドライバチップ(周辺回路素子)
7 接着剤
20 貫通電極
21 バンプ(接続端子)
51 イメージセンサチップ(固体撮像素子)
52 撮像領域
55 入出力端子
56 保護回路(内部回路)
57 マイクロバンプ
61 信号処理チップ(信号処理素子)

請求の範囲

[請求項1]
 光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、
 前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子とを備え、
 前記周辺回路素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わされて実装されており、
 前記撮像領域は、透明材料によって覆われている
ことを特徴とする固体撮像デバイス。
[請求項2]
 請求項1記載の固体撮像デバイスにおいて、
 前記透明材料は、前記撮像領域の表面に、接着剤によって接着されている
ことを特徴とする固体撮像デバイス。
[請求項3]
 請求項1記載の固体撮像デバイスにおいて、
 前記固体撮像素子は、
 主面と裏面とを電気的に接続する貫通電極と、
 裏面上に形成されており、前記貫通電極と電気的に接続された接続端子とを備えている
ことを特徴とする固体撮像デバイス。
[請求項4]
 請求項1記載の固体撮像デバイスにおいて、
 前記固体撮像素子は、CCD(Charge Coupled Device)イメージセンサチップであり、
 前記周辺回路素子は、CCDを駆動するためのCCDドライバチップと、CCDを駆動するタイミングを制御するためのタイミングジェネレータチップとを少なくとも含む
ことを特徴とする固体撮像デバイス。
[請求項5]
 固体撮像デバイスの製造方法であって、
 光電変換素子を含む単位画素が行列状に2次元配列されてなる撮像領域を主面上に有する固体撮像素子が形成された、ウエハを準備する工程と、
 前記固体撮像素子の撮像領域を覆うように、透明材料を設ける工程と、
 前記透明材料を設けた後に、前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子を、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わせて実装する工程とを備えた
ことを特徴とする固体撮像デバイスの製造方法。
[請求項6]
 固体撮像デバイスであって、
 光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、
 前記固体撮像素子の映像出力の信号処理を行う回路を主面上に有した信号処理素子とを備え、
 前記信号処理素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、主面同士が対向するように貼り合わせて実装され、実装箇所において前記固体撮像素子との間に電気的経路が形成されており、
 前記信号処理素子と当該固体撮像デバイス外部との間の入出力は、前記電気的経路と、前記固体撮像素子の内部回路および入出力端子とを介して行われるように、構成されている
ことを特徴とする固体撮像デバイス。
[請求項7]
 請求項6記載の固体撮像デバイスにおいて、
 前記信号処理素子は、複数のマイクロバンプを介して、前記固体撮像素子に実装されており、
 前記固体撮像素子の映像出力は、前記複数のマイクロバンプのいずれかを経由して前記信号処理素子に伝達され、前記信号処理素子内で信号処理された後、再び前記複数のマイクロバンプのいずれかを経由して前記固体撮像素子に伝達され、前記入出力端子から当該固体撮像デバイス外部に出力される
ことを特徴とする固体撮像デバイス。
[請求項8]
 請求項6記載の固体撮像デバイスにおいて、
 前記固体撮像素子に、少なくとも1つ以上の電源が供給され、
 前記固体撮像素子に供給される電源のうち最も低い電圧の電源が、前記信号処理素子に、前記電気的経路を介して供給される
ことを特徴とする固体撮像デバイス。
[請求項9]
 請求項6記載の固体撮像デバイスにおいて、
 前記信号処理素子の配線層数は、前記固体撮像素子の配線層数よりも多い
ことを特徴とする固体撮像デバイス。
[請求項10]
 請求項6記載の固体撮像デバイスにおいて、
 前記信号処理素子は、複数のマイクロバンプを介して、前記固体撮像素子に実装されており、
 前記固体撮像素子は、前記撮像領域の複数列の画像信号を、並列に出力可能に構成されており、
 前記複数のマイクロバンプは、前記固体撮像素子から出力される複数列の画像信号を、それぞれ前記信号処理素子に伝達する
ことを特徴とする固体撮像デバイス。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]