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1. (WO2010032726) SAMPLE-AND-HOLD CIRCUIT AND METHOD FOR CONTROLLING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/032726    International Application No.:    PCT/JP2009/066095
Publication Date: 25.03.2010 International Filing Date: 15.09.2009
IPC:
H03K 17/687 (2006.01), H03F 3/45 (2006.01), H03K 17/00 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
NOGUCHI, Hidemi [JP/JP]; (JP) (For US Only)
Inventors: NOGUCHI, Hidemi; (JP)
Agent: KATO, Asamichi; (JP)
Priority Data:
2008-238199 17.09.2008 JP
Title (EN) SAMPLE-AND-HOLD CIRCUIT AND METHOD FOR CONTROLLING SAME
(FR) CIRCUIT D'ÉCHANTILLONNAGE ET MAINTIEN ET SON PROCÉDÉ DE COMMANDE
(JA) サンプルホールド回路およびその制御方法
Abstract: front page image
(EN)Power efficiency is improved by suppressing the feed-through at the time of hold, avoiding a deterioration in high-speed performance, and eliminating wasteful current consumption.  A sample-and-hold circuit provided with an input stage amplifier circuit (1) for amplifying an input signal and a hold circuit (2) for holding the output signal of the input stage amplifier circuit (1) with a sampling clock signal as a trigger comprises a bias current switching circuit (4) for switching the bias current of the input stage amplifier circuit (1) to a different circuit which is functionally independent of the sample-and-hold circuit to supply the current to the circuit when the hold circuit (2) is in the middle of the hold period.
(FR)Selon l'invention, le rendement de puissance est amélioré par suppression du passage au moment du maintien, ce qui évite une détérioration des performances à vitesse élevée, et élimine la consommation de courant gaspillée. L'invention porte sur un circuit d'échantillonnage et maintien comprenant un circuit amplificateur de signal d’entrée à étage (1) pour amplifier un signal d'entrée et un circuit de maintien (2) pour maintenir le signal de sortie du circuit amplificateur de signal d'entrée à étage (1) à l'aide d'un signal d'horloge d'échantillonnage en tant que déclencheur, lequel circuit d'échantillonnage et maintien comprend un circuit de commutation de courant de polarisation (4) pour commuter le courant de polarisation du circuit amplificateur de signal d'entrée à étage (1) vers un circuit différent qui est fonctionnellement indépendant du circuit d'échantillonnage et maintien afin de fournir le courant au circuit lorsque le circuit de maintien (2) est au milieu de la période de maintien.
(JA) ホールド時のフィードスルーを抑制するとともに、高速性能を劣化させること無く、無駄な消費電流をなくして電力効率を向上させる。入力信号を増幅する入力段増幅回路1と、サンプリングクロック信号をトリガーとして入力段増幅回路1の出力信号を保持するホールド回路2と、を備えるサンプルホールド回路であって、ホールド回路2がホールド期間中である場合に、入力段増幅回路1のバイアス電流を、サンプルホールド回路と機能的に独立した他の回路に切り替えて該回路に供給するバイアス電流切替回路4を備える(図1)。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)