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1. (WO2010032328) PLL CIRCUIT AND FILM THICKNESS MEASURING INSTRUMENT USING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/032328    International Application No.:    PCT/JP2008/067096
Publication Date: 25.03.2010 International Filing Date: 22.09.2008
IPC:
H03L 7/24 (2006.01), G01B 17/02 (2006.01), G01R 29/22 (2006.01), H03B 28/00 (2006.01), H03L 7/08 (2006.01), H03L 7/099 (2006.01), H03L 7/22 (2006.01)
Applicants: Pioneer Corporation [JP/JP]; 1-1 Shin-ogura, Saiwai-ku, Kawasaki-shi, Kanagawa 2120031 (JP) (For All Designated States Except US).
Tohoku Pioneer Corporation [JP/JP]; 1105 Aza-Nikko, Oaza-Kunomoto, Tendo-shi, Yamagata 9948585 (JP) (For All Designated States Except US).
SATO, Hiroaki [JP/JP]; (JP) (For US Only)
Inventors: SATO, Hiroaki; (JP)
Agent: KINOSHITA, Shigeru; 11Fl. Pacific Marks Kawasaki 11-1 Ekimaehoncho, Kawasaki-ku Kawasaki-shi, Kanagawa 2100007 (JP)
Priority Data:
Title (EN) PLL CIRCUIT AND FILM THICKNESS MEASURING INSTRUMENT USING THE SAME
(FR) CIRCUIT PLL ET INSTRUMENT DE MESURE D'ÉPAISSEUR DE COUCHE MINCE UTILISANT CE CIRCUIT
(JA) PLL回路およびこれを用いた膜厚測定器
Abstract: front page image
(EN)A PLL circuit comprising a phase comparator (4) for detecting a phase difference between a first signal and a second signal, a first oscillation circuit (1) for providing a standard signal to the phase comparator as the first signal, and a DDS (8) as a second oscillation circuit for outputting a signal accordingly with an output of the phase comparator, wherein a PLL loop is configured such that the output signal from the second oscillation circuit is inputted into the phase comparator as the second signal. Also, a part of the output signal from the second oscillation circuit is injected to the first oscillation circuit as an injection-locked signal. In a film thickness measuring instrument utilizing the PLL circuit as a frequency measuring circuit, a piezoelectric element (11) such as a crystal which is connected to the first oscillation circuit is accommodated within a vacuumed chamber (C). The frequency measuring circuit constituting the PLL circuit is configured to measure a film thickness of a film forming material based on changes in the number of inherent oscillations of the piezoelectric crystal caused by the film forming material being deposited over the piezoelectric element within the vacuumed chamber.
(FR)La présente invention concerne un circuit PLL qui comprend : un comparateur de phase (4) adapté pour détecter une différence de phase entre un premier signal et un second signal; un premier circuit d’oscillation (1) adapté pour envoyer un signal standard au comparateur de phase en tant que premier signal; et un DDS (8) agissant servant de second circuit d’oscillation et adapté pour délivrer un signal en sortie, en fonction d’une sortie du comparateur de phase. Selon l'invention, une boucle PLL est configurée de façon à ce que le signal de sortie du second circuit d’oscillation soit injecté dans le comparateur de phase en tant que le second signal. Toujours selon l’invention, une partie du signal de sortie du second circuit d’oscillation est injectée dans le premier circuit d’oscillation en tant que signal verrouillé en injection. Dans un instrument de mesure d'épaisseur de couche mince qui utilise le circuit PLL comme circuit de mesure de fréquence, un élément piézoélectrique (11) (comme un cristal par exemple), qui est connecté au premier circuit d’oscillation, est logé à l'intérieur d'une chambre sous vide (C). Le circuit de mesure de fréquence, qui constitue le circuit PLL, est configuré de façon à mesurer une épaisseur de couche mince d'un matériau de formation de couche mince en fonction de changements du nombre d'oscillations inhérentes du cristal piézoélectrique provoquées par le matériau de formation de couche mince lorsqu'il est déposé par-dessus l'élément piézoélectrique à l'intérieur de la chambre sous vide.
(JA) 第1信号と第2信号との位相差を検出する位相比較器(4)と、前記位相比較器に前記第1信号として基準信号をもたらす第1の発振回路(1)と、前記位相比較器の出力に応じた信号を出力する第2の発振回路としてのDDS(8)が備えられ、前記第2の発振回路の出力信号が前記位相比較器に対して前記第2信号として入力されるようにPLLループが構成されている。また、前記第2の発振回路の出力信号の一部が注入同期信号として、前記第1の発振回路に注入されるように構成されている。 前記PLL回路を周波数計測回路として利用する膜厚測定器は、第1の発振回路に接続される水晶等の圧電素子(11)が、真空チャンバー(C)内に収容される。真空チャンバー内の前記圧電素子上に堆積する前記成膜材料による圧電結晶の固有振動数の変化に基づいて、PLL回路を構成する周波数計測回路が前記成膜材料の膜厚を測定するように構成される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)