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1. (WO2010031279) DIGITAL PHASE LOCKED LOOP AND METHOD FOR ELIMINATING GLITCH
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/031279    International Application No.:    PCT/CN2009/072932
Publication Date: 25.03.2010 International Filing Date: 27.07.2009
IPC:
H03L 7/00 (2006.01)
Applicants: HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129 (CN) (For All Designated States Except US).
WAN, Chen [CN/CN]; (CN) (For US Only)
Inventors: WAN, Chen; (CN)
Agent: BEIJING SAN GAO YONG XIN INTELLECTUAL PROPERTY AGENCY CO., LTD.; A-1-102, He Jing Yuan, Ji Men Li, Xueyuan Road, Haidian District Beijing 100088 (CN)
Priority Data:
200810211585.6 19.09.2008 CN
Title (EN) DIGITAL PHASE LOCKED LOOP AND METHOD FOR ELIMINATING GLITCH
(FR) BOUCLE À VERROUILLAGE DE PHASE NUMÉRIQUE ET PROCÉDÉ D'ÉLIMINATION DE PARASITES
(ZH) 数字锁相环和消除毛刺的方法
Abstract: front page image
(EN)A digital phase locked loop and a method for eliminating glitch are provided, which belong to the electrical technical field. The digital phase locked loop includes a trigger and a delay line. The method includes: the trigger receiving a delayed time signal output from the delay line at the trigger end, and receiving a signal from the selection end of the first delay unit within the delay line at the input end, the selection end of the first delay unit being in the gating state before the trigger being triggered; the trigger sampling the signal of the selection end of the first delay unit with the delayed clock signal, and outputting the sampled signal to the selection end of the second delay unit within the delay line, the selection end of the second delay unit being in the gating state after the trigger being triggered. The embodiment of the invention samples the signal of the selection end of the first delay unit by the trigger using the delayed clock signal, uses the sampled result as the signal of the selection end of the second delay unit, thus avoids the glitch due to the transition occurred when the order of the delay is updated at the edge of the clock effectively.
(FR)Boucle à verrouillage de phase numérique et procédé d'élimination de parasites relevant du domaine technique de l'électronique. Ladite boucle à verrouillage de phase numérique comprend un déclencheur et une ligne de retard. Le procédé consiste en les étapes suivantes: le déclencheur reçoit, via un terminal déclencheur, un signal temporel retardé émanant de la ligne de retard ainsi qu'un signal émanant du terminal de sélection de la première unité de retard de la ligne de retard, lequel est en statut d'état de porte avant la mise en route du déclencheur; le déclencheur échantillonne le signal émanant du terminal de sélection de la première unité de retard avec le signal temporel retardé, puis retransmet le signal échantillonné au terminal de sélection de la seconde unité de retard de la ligne de retard, lequel est en statut d'état de porte avant la mise en route du déclencheur. Dans un mode de réalisation de la présente invention, le déclencheur utilise le signal temporel retardé pour procéder à l'échantillonnage du signal émanant du terminal de sélection de la première unité de retard, le signal échantillonné tenant lieu de signal pour le terminal de sélection de la seconde unité de retard, ceci permettant d'éviter efficacement les parasites dus à la transition produite lors de la mise à jour de l'ordre des délais.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)