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1. (WO2010030962) STRUCTURES AND METHODS FOR WAFER PACKAGES, AND PROBES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/030962    International Application No.:    PCT/US2009/056761
Publication Date: 18.03.2010 International Filing Date: 12.09.2009
IPC:
H01L 21/60 (2006.01), H01L 23/48 (2006.01), H01L 21/66 (2006.01)
Applicants: KUMAR, Ananda, H. [US/US]; (US)
Inventors: KUMAR, Ananda, H.; (US).
ASTHANA, Ashish; (US).
QUADRI, Farooq; (US)
Agent: NGUYEN, Tue; (US)
Priority Data:
61/096,315 12.09.2008 US
12/558,490 11.09.2009 US
12/558,486 11.09.2009 US
Title (EN) STRUCTURES AND METHODS FOR WAFER PACKAGES, AND PROBES
(FR) STRUCTURES ET PROCÉDÉS POUR DES BOÎTIERS DE TRANCHES, ET SONDES
Abstract: front page image
(EN)This document describes the fabrication and use of multilayer ceramic substrates, having one or more levels of internal thick film metal conductor patterns, wherein any or all of the metal vias intersecting one or both of the major surface planes of the substrates, extend out of the surface to be used for making flexible, temporary or permanent interconnections, to terminals of an electronic component. Such structures are useful for wafer probing, and for packaging, of semiconductor devices. In some embodiments, such structures are shown to be useful for simultaneously testing multiple devices on a semiconductor wafer, or for assembling multiple substrates on to a wafer, to accomplish both testing and packaging of the dies on the wafer. In yet another embodiment of the invention, single or multilevel ceramic interconnect structures with thick film metal conductors, are fabricated right on the product wafer to facilitate economical testing and packaging of the dies on the wafer.
(FR)La présente invention concerne la fabrication et l’utilisation de substrats céramiques à couches multiples comportant un ou plusieurs niveaux de motifs de conducteurs métalliques à couches minces internes. Un quelconque ou la totalité des trous métalliques coupant un plan ou les deux plans de surface principaux des substrats s’étendent hors de la surface pour être utilisés pour fabriquer des interconnexions souples temporaires ou permanentes avec les bornes d’un composant électronique. De telles structures sont utiles pour le test de tranches et pour l’encapsulation de dispositifs semi-conducteurs. Dans certains modes de réalisation, de telles structures sont montrées comme étant utiles pour tester simultanément de multiples dispositifs sur une tranche semi-conductrice, ou pour assembler de multiples substrats sur une tranche, pour accomplir à la fois le test et l’encapsulation des puces sur la tranche. Dans encore un autre mode de réalisation de l’invention, des structures d’interconnexion céramiques à niveau unique ou multiple dotées de conducteurs métalliques à couches minces sont fabriquées directement sur la tranche afin de faciliter le test et l’encapsulation économique des puces sur la tranche.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)