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1. (WO2010029668) INTEGRATED CIRCUIT DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/029668    International Application No.:    PCT/JP2009/002699
Publication Date: 18.03.2010 International Filing Date: 15.06.2009
IPC:
H01L 25/00 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
NAKAMURA, Atsushi; (For US Only)
Inventors: NAKAMURA, Atsushi;
Agent: MAEDA, Hiroshi; (JP)
Priority Data:
2008-235217 12.09.2008 JP
Title (EN) INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ
(JA) 集積回路装置
Abstract: front page image
(EN)An integrated circuit device wherein a substrate for an active element and a substrate for a passive element are connected makes it possible to moderate alignment accuracy requirement and to efficiently use an element forming region. An integrated circuit device (100) is provided with a first substrate (51) and a second substrate (31).  The first substrate (51) is composed of a semiconductor substrate, and on one surface of the first substrate (51), an active element section (52) is formed, and a first through electrode (57), which is electrically connected with the active element section (52) and penetrates the first substrate (51) are formed.  On one surface of the second substrate (31), a passive element is formed, and a second through electrode (37), which is electrically connected with the passive element and penetrates the second substrate (31), is also formed.  The other surface of the first substrate (51) and the other surface of the second substrate (31) are arranged to face each other, and the first through electrode (57) and the second through electrode (37) are electrically connected to each other.
(FR)L'invention concerne un dispositif de circuit intégré comprenant un substrat pour un élément actif et un substrat pour un élément passif connectés pour permettre de réduire la nécessité de précision d'alignement et pour utiliser de façon efficace une région de formation d'élément. Un dispositif de circuit intégré (100) comprend un premier substrat (51) et un second substrat (31). Le premier substrat (51) est composé d'un substrat semi-conducteur. Sur une surface du premier substrat (51), est formée une section d'élément actif (52). Une première électrode traversante (57), qui est électriquement connectée avec la section d'élément actif (52) et pénètre le premier substrat (51), est formée. Sur une surface du second substrat (31), un élément passif est formé, et une seconde électrode traversante (37), qui est électriquement connectée avec l'élément passif et pénètre le second substrat (31), est également formée. L'autre surface du premier substrat (51) et l'autre surface du second substrat (31) sont agencée face à face, et la première électrode traversante (57) et la seconde électrode traversante (37) sont électriquement connectées l'une à l'autre.
(JA) 能動素子用の基板と受動素子用の基板とを接続した集積回路装置において、重ね合わせ精度の要求緩和、素子形成領域の有効活用等を可能とする。  集積回路装置(100)は第1基板(51)と第2基板(31)とを備える。第1基板(51)は半導体基板からなり、第1基板(51)における一方の面に能動素子部(52)が形成されると共に、能動素子部(52)に電気的に接続され且つ第1基板(51)を貫通する第1貫通電極(57)が形成されている。第2基板(31)における一方の面に受動素子が形成されると共に、受動素子に電気的に接続され且つ第2基板(31)を貫通する第2貫通電極(37)が形成されている。第1基板(51)における他方の面と、第2基板(31)における他方の面とが対向するように配置され、第1貫通電極(57)と、第2貫通電極(37)とが電気的に接続されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)