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1. (WO2010029114) PHASE-LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/029114    International Application No.:    PCT/EP2009/061709
Publication Date: 18.03.2010 International Filing Date: 09.09.2009
IPC:
H03L 7/18 (2006.01), H03L 7/089 (2006.01), H03L 7/099 (2006.01)
Applicants: ZORAN CORPORATION [US/US]; 1390 Kifer Road Sunnyvale, CA 94086 (US) (For All Designated States Except US).
ZORAN SWEDEN AB [SE/SE]; Teknikringen 16 S-583 30 Linköping (SE) (For All Designated States Except US).
LEACH, Graham, R. [GB/GB]; (GB) (For US Only).
WILSON, Gordon, A. [GB/GB]; (GB) (For US Only).
SUNDBLAD, Rolf [SE/SE]; (SE) (For US Only)
Inventors: LEACH, Graham, R.; (GB).
WILSON, Gordon, A.; (GB).
SUNDBLAD, Rolf; (SE)
Agent: ANDERSSON (Lund), Björn; (SE)
Priority Data:
08164139.1 11.09.2008 EP
61/097,619 17.09.2008 US
Title (EN) PHASE-LOCKED LOOP
(FR) BOUCLE À VERROUILLAGE DE PHASE
Abstract: front page image
(EN)A PLL circuit (1a, 1b) for generating a pixel-clock signal based on a hsync signal. The PLL circuit comprises a phase-frequency detector arranged to receive the hsync signal and a frequency divided pixel-clock signal, and generate up and down signals based on the hsync signal and the frequency-divided pixel-clock signal. A charge pump (20) is arranged to generate an output signal based on the up and down signals and a loop filter (30) is arranged to generate a frequency-control signal based on the output signal of the charge pump (20). Furthermore, a VCO (40a, 40b) is arranged to generate an oscillating signal and adjust the frequency of the oscillating signal in response to the frequency-control signal. The VCO (40a, 40b) is adapted to have a tuning range with a center frequency which is larger than or equal to 4 GHz. A programmable first frequency divider (50) is arranged to generate the pixel-clock signal by frequency division of the oscillating signal, and a programmable second frequency divider (60) is arranged to generate the frequency divided pixel-clock signal by frequency division of the pixel-clock signal.
(FR)L'invention porte sur un circuit de boucle à verrouillage de phase (PLL) (1a, 1b) pour générer un signal d'horloge de pixel sur la base d'un signal de synchronisation horizontale (hsync). Le circuit PLL comprend un détecteur phase-fréquence conçu pour recevoir le signal hsync et un signal d'horloge de pixel à fréquence divisée, et générer des signaux d'augmentation et de diminution sur la base du signal hsync et du signal d'horloge de pixel à fréquence divisée. Une pompe à charge (20) est conçue pour générer un signal de sortie sur la base des signaux d'augmentation et de diminution et un filtre de boucle (30) est conçu pour générer un signal de commande de fréquence sur la base du signal de sortie de la pompe à charge (20). En outre, un oscillateur commandé en tension (VCO) (40a, 40b) est conçu pour générer un signal oscillant et ajuster la fréquence du signal oscillant en réponse au signal de commande de fréquence. Le VCO (40a, 40b) est conçu pour avoir une plage d'accord ayant une fréquence centrale qui est supérieure ou égale à 4 GHz. Un premier diviseur de fréquence programmable (50) est conçu pour générer le signal d'horloge de pixel par division de fréquence du signal oscillant, et un second diviseur de fréquence programmable (60) est conçu pour générer le signal d'horloge de pixel à fréquence divisée par division de fréquence du signal d'horloge de pixel.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)