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1. (WO2010028316) HYBRID BRANCH PREDICTION DEVICE WITH SPARSE AND DENSE PREDICTION CACHES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/028316    International Application No.:    PCT/US2009/056136
Publication Date: 11.03.2010 International Filing Date: 04.09.2009
IPC:
G06F 9/38 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, P.O. Box 3453 Sunnyvale, California 94088 (US) (For All Designated States Except US).
ZURASKI, Gerald, D., Jr. [US/US]; (US) (For US Only).
DUNDAS, James, D. [US/US]; (US) (For US Only).
JARVIS, Anthony, X. [GB/US]; (US) (For US Only)
Inventors: ZURASKI, Gerald, D., Jr.; (US).
DUNDAS, James, D.; (US).
JARVIS, Anthony, X.; (US)
Agent: MEYERTONS, HOOD, KIVLIN, KOWERT & GOETZEL, P.C.; KIVLIN, B. Noel P.O. Box 398 Austin, Texas 78767-0398 (US)
Priority Data:
12/205,429 05.09.2008 US
Title (EN) HYBRID BRANCH PREDICTION DEVICE WITH SPARSE AND DENSE PREDICTION CACHES
(FR) DISPOSITIF DE PRÉDICTION DE BRANCHEMENT HYBRIDE AVEC MÉMOIRES CACHE DE PRÉDICTION ÉPARSES ET DENSES
Abstract: front page image
(EN)A system and method for branch prediction in a microprocessor. A hybrid device stores branch prediction information in a sparse cache for no more than a common smaller number of branches within each entry of the instruction cache. For the less common case wherein an i-cache line comprises additional branches, the device stores the corresponding branch prediction information in a dense cache. Each entry of the sparse cache stores a bit vector indicating whether or not a corresponding instruction cache line includes additional branch instructions. This indication may also be used to select an entry in the dense cache for storage. A second sparse cache stores entire evicted entries from the first sparse cache.
(FR)L'invention concerne un système et un procédé pour une prédiction de branchement dans un microprocesseur. Un dispositif hybride stocke des informations de prédiction de branchement dans une mémoire cache éparse ne dépassant pas le plus petit nombre commun de branchements dans chaque entrée de la mémoire cache d'instruction. Pour le cas moins commun, une ligne de mémoire cache i comportant des branchements supplémentaires, le dispositif stocke les informations de prédiction de branchement correspondantes dans une mémoire cache dense. Chaque entrée de la mémoire cache éparse stocke un vecteur de bit indiquant si une ligne de mémoire cache d'instruction correspondante comprend des instructions de branchement supplémentaire ou non. Cette indication peut également être utilisée pour sélectionner une entrée dans la mémoire cache dense pour un stockage. Une seconde mémoire cache éparse stocke des entrées exclues complètes provenant de la première mémoire cache éparse.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)