Processing

Please wait...

Settings

Settings

Goto Application

1. WO2010027997 - HIGH SPEED I2C BUS

Publication Number WO/2010/027997
Publication Date 11.03.2010
International Application No. PCT/US2009/055660
International Filing Date 02.09.2009
IPC
G06F 13/42 2006.1
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
G06F 13/40 2006.1
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
CPC
G06F 13/4286
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4282on a serial bus, e.g. I2C bus, SPI bus
4286using a handshaking protocol, e.g. RS232C link
G06F 2213/0016
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2213Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
0016Inter-integrated circuit (I2C)
Y02D 10/00
YSECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
10Energy efficient computing, e.g. low power processors, power management or thermal management
Applicants
  • MICROCHIP TECHNOLOGY INCORPORATED [US]/[US] (AllExceptUS)
  • STEPHENS, Vern [US]/[US] (UsOnly)
  • WALTERS, Bret [US]/[US] (UsOnly)
Inventors
  • STEPHENS, Vern
  • WALTERS, Bret
Agents
  • SLAYDEN, Bruce, W., II
Priority Data
12/206,12208.09.2008US
Publication Language English (en)
Filing Language English (EN)
Designated States
Title
(EN) HIGH SPEED I2C BUS
(FR) I2C À RAPPEL VERS LE NIVEAU HAUT ACTIF TRANSITOIRE HAUT DÉBIT
Abstract
(EN) An I2C-bus compatible device when functioning as a clock master comprises a transient active pull-up I2C ("TAP-I2C") logic module having high side driver transistors, e.g., P-channel field effect transistors (FETs), coupled between a positive supply voltage and respective serial data ("SDA") and serial clock ("SCL") lines on the I2C bus. The high side output driver transistors for the SDA and SCL lines are sequentially pulsed on by the TAP I2C logic module for brief periods to first precharge the capacitance of the SDA line and then prechargc the capacitance of the SCL line during low to high logic level transitions thereof. Precharging the capacitances of the I2C bus lines will also accelerate bus transfer operations for all I2C compatible devices since the capacitances of the I2C bus lines will be charged much faster through the low impedance active pull-up driver transistors then through the passive pull-up resistors.
(FR) L'invention porte sur un dispositif compatible avec un bus I2C lorsqu'il fonctionne en tant que maître d'horloge, qui comprend un module logique I2C à rappel vers le niveau haut actif transitoire (« TAP-I2C ») ayant des transistors pilotes de côté haut, par exemple, des transistors à effet de champ à canal P (FET), couplés entre une tension d'alimentation positive et des lignes respectives de données en série (« SDA ») et d'horloge en série (« SCL ») sur le bus I2C. Les transistors pilotes de sortie côté haut pour les lignes SDA et SCL sont séquentiellement pulsés à l'état actif par le module logique TAP I2C pendant de brèves périodes pour tout d'abord précharger la capacité de la ligne SDA puis précharger la capacité de la ligne SCL durant des transitions de niveau logique de bas à haut de celles-ci. La précharge des capacités des lignes de bus I2C accéléra également des opérations de transfert de bus pour tous les dispositifs compatibles avec I2C étant donné que les capacités des lignes de bus I2C seront chargées bien plus rapidement par l'intermédiaire des transistors pilotes de rappel vers le niveau haut actifs à faible impédance puis par l'intermédiaire des résistances de rappel vers le niveau haut passives.
Latest bibliographic data on file with the International Bureau