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1. (WO2010027550) CIRCUIT AND METHOD FOR OPTIMIZING MEMORY SENSE AMPLIFIER TIMING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/027550    International Application No.:    PCT/US2009/048774
Publication Date: 11.03.2010 International Filing Date: 26.06.2009
IPC:
G11C 7/06 (2006.01), G11C 7/08 (2006.01), G11C 11/413 (2006.01), G11C 11/416 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West Austin, TX 78735 (US) (For All Designated States Except US).
BURNETT, James, D. [US/US]; (US) (For US Only).
HOEFLER, Alexander, B. [DE/US]; (US) (For US Only)
Inventors: BURNETT, James, D.; (US).
HOEFLER, Alexander, B.; (US)
Agent: KING, Robert, L.; (US)
Priority Data:
12/206,332 08.09.2008 US
Title (EN) CIRCUIT AND METHOD FOR OPTIMIZING MEMORY SENSE AMPLIFIER TIMING
(FR) CIRCUIT ET PROCÉDÉ POUR OPTIMISER LA TEMPORISATION D’UN AMPLIFICATEUR DE LECTURE DE MÉMOIRE
Abstract: front page image
(EN)A memory (10) has an array of memory cells (12, 16, 18), a word line driver (36), a sense amplifier (46), and a sense enable circuit (50). Each memory cell has a coupling transistor (20, 22) for coupling a storage portion (26, 28, 30, 32) to a bit line (BL). The coupling transistors have an average threshold voltage and a maximum threshold voltage. The word line driver (36) is coupled to the array and is for enabling a selected row of memory cells in the array. The sense amplifier (46) detects a state of a memory cell (12) in the selected row (WLB) in response to a sense enable signal. The sense enable circuit provides the sense enable signal at a time based on the maximum threshold voltage. This timing enables the sense amplifier (46) sufficiently late for low temperature operation while providing for faster operation at high temperature than would normally be achieved using just the average threshold voltage in providing timing of the sense enable signal.
(FR)Une mémoire (10) a une matrice de cellules de mémoire (12, 16, 18), un circuit de commande de ligne de mots (36), un amplificateur de lecture (46) et un circuit d’activation de lecture (50). Chaque cellule de mémoire a un transistor de couplage (20, 22) permettant de coupler une partie de stockage (26, 28, 30, 32) à une ligne de bit (BL). Les transistors de couplage ont une tension de seuil moyenne et une tension de seuil maximale. Le circuit de commande de ligne de mots (36) est couplé au réseau et est prévu pour activer une rangée sélectionnée de cellules de mémoire dans la matrice. L’amplificateur de lecture (46) détecte un état d’une cellule de mémoire (12) dans la rangée sélectionnée (WLB) en réponse à un signal d’activation de lecture. Le circuit d’activation de lecture fournit le signal d’activation de lecture à un instant basé sur la tension de seuil maximale. Cette temporisation active l’amplificateur de lecture (46) suffisamment tard pour qu’il fonctionne à basse température, tout en permettant un fonctionnement plus rapide à température élevée que celui qui serait obtenu normalement en utilisant uniquement la tension de seuil moyenne pour fournir une temporisation du signal de validation de lecture.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)