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1. (WO2010027549) ERROR DETECTION SCHEMES FOR A UNIFIED CACHE IN A DATA PROCESSING SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/027549    International Application No.:    PCT/US2009/048772
Publication Date: 11.03.2010 International Filing Date: 26.06.2009
IPC:
G06F 11/08 (2006.01), G06F 13/14 (2006.01), G06F 12/00 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West Austin, TX 78735 (US) (For All Designated States Except US).
MOYER, William, C. [US/US]; (US) (For US Only)
Inventors: MOYER, William, C.; (US)
Agent: KING, Robert, L.; (US)
Priority Data:
12/205,210 05.09.2008 US
Title (EN) ERROR DETECTION SCHEMES FOR A UNIFIED CACHE IN A DATA PROCESSING SYSTEM
(FR) SCHÉMAS DE DÉTECTION D’ERREURS POUR CACHE UNIFIÉ DANS UN SYSTÈME DE TRAITEMENT DE DONNÉES
Abstract: front page image
(EN)In a data processing system (10) processing circuitry (30) executes a plurality of data processing instructions. A unified cache memory (21) stores data and instructions processed by the processing circuitry. The unified cache memory has a plurality of sets, each set having a plurality of ways, each with one or more information fields. Cache memory control circuitry (38) has a control register (48) for controlling allocation of each way of the plurality of ways for one of: (1) a first type of information (data); (2) a second type of information (instruction); or (3) both the first type of information and the second type of information. The cache memory control circuitry (38) further individually controls a selection of a type of error detection (parity, ECC) among a plurality of types of error detection for each way of the unified cache memory based upon the allocation control indicated by the control register.
(FR)Dans un système de traitement de données (10), un circuit de traitement (30) exécute une pluralité d’instructions de traitement de données. Une mémoire cache unifiée (21) contient des données et des instructions traitées par le circuit de traitement. La mémoire cache unifiée comprend une pluralité d’ensembles, chaque ensemble comportant une pluralité de voies ayant chacune un ou plusieurs champs d’informations. Un circuit de commande de mémoire cache (38) comprend un registre de commande pour commander l’attribution de chaque voie de la pluralité de voies à (1) un premier type d’informations (données), à (2) un second type d’informations (instructions), ou (3) au premier type d’information et au second type d’informations. Le circuit de commande de mémoire cache (38) commande en outre individuellement une sélection d’un type de détection d’erreurs (parité, EEC) parmi plusieurs types de détection d’erreur pour chaque voie de la mémoire cache unifiée en fonction de la commande d’attribution indiquée par le registre de commande.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)