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1. (WO2010026956) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/026956    International Application No.:    PCT/JP2009/065241
Publication Date: 11.03.2010 International Filing Date: 01.09.2009
IPC:
H01L 21/3205 (2006.01), H01L 23/52 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
YAMAMICHI Shintaro [JP/JP]; (JP) (For US Only).
SAKAI Jun [JP/JP]; (JP) (For US Only).
KIKUCHI Katsumi [JP/JP]; (JP) (For US Only).
KOUTA Hikaru [JP/JP]; (JP) (For US Only)
Inventors: YAMAMICHI Shintaro; (JP).
SAKAI Jun; (JP).
KIKUCHI Katsumi; (JP).
KOUTA Hikaru; (JP)
Agent: KUDOH Minoru; (JP)
Priority Data:
2008-225270 02.09.2008 JP
Title (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE CELUI-CI.
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)The semiconductor device is equipped with element wiring (2), element topmost layer wiring (4), a wiring layer (8-10), and bumps (7). The element wiring (2) is provided on a semiconductor substrate (1) that has a semiconductor device through an insulating layer (50). The element topmost layer wiring (4) is provided on the element wiring (2). The wiring layer (8-10) is equipped with a superconnect insulation layer (9) provided on the element topmost layer wiring (4), superconnect vias (8), and superconnect wiring (10). The bumps (7) are provided on the superconnect wiring (10). The element topmost layer wiring (4) is equipped with a signal pad (4s), a power source pad (4v), and a grounding pad (4g). The surface area of the signal pad (4s) is smaller than the surface area of the power source pad (4v) and the grounding pad (4g). Multiple superconnect vias (8) are provided for at least the power source pad (4v) or the grounding pad (4g).
(FR)Le dispositif à semi-conducteur est pourvu d’un circuit de composant (2), d’un circuit (4) constituant l’extrême couche supérieure du composant, de couches de circuits (8-10) et de bosses (7). Le circuit du composant est placé au dessus d’un substrat (1) à semi-conducteurs qui comporte des éléments semi-conducteurs. Entre les deux s’intercale une couche isolante (50). L’extrême couche supérieure du composant (4) est placée au dessus du circuit du composant. Les couches de circuits (8-10) comportent une couche isolante de super connexion (9) placée au dessus du circuit de l’extrême couche supérieure du composant (4), une via de super connexion (8), et un circuit de super connexion (10). Les bosses (7) sont placées au dessus des circuits super connexion (10). Le circuit (4) constituant l’extrême couche supérieure du composant comporte une plage de connexion pour un signal (4s), une plage de connexion pour une source d’électricité (4v), ainsi qu’une plage de connexion pour le sol (4g). La superficie de la plage de connexion pour le signal (4s) est inférieure à celle de la plage de connexion pour le sol. Des via de super connexion sont placées soit sur la plage de connexion pour la source d’électricité (4v), soit sur la plage de connexion pour le sol (4g), et au moins sur l’une ou l’autre.
(JA) 半導体装置は、素子配線(2)と素子最上層配線(4)と配線層(8-10)とバンプ(7)とを具備する。素子配線(2)は、半導体素子を有する半導体基板(1)上に絶縁層(50)を介して設けられる。素子最上層配線(4)は、素子配線(2)上に設けられる。配線層(8-10)は、素子最上層配線(4)上に設けられたスーパーコネクト絶縁層(9)とスーパーコネクトビア(8)とスーパーコネクト配線(10)を備える。バンプ(7)は、スーパーコネクト配線(10)上に設けられる。素子最上層配線(4)は、信号用パッド(4s)と電源用パッド(4v)とグランド用パッド(4g)を備える。信号用パッド(4s)の面積は、電源用パッド(4v)及びグランド用パッド(4g)の面積よりも小さい。電源用パッド(4v)及びグランド用パッド(4g)の少なくとも一つに複数のスーパーコネクトビア(8)が設けられる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)