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1. (WO2010026863) MULTIPLE CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/026863    International Application No.:    PCT/JP2009/064341
Publication Date: 11.03.2010 International Filing Date: 14.08.2009
IPC:
H04J 3/00 (2006.01), H04L 7/02 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku Tokyo 1088001 (JP) (For All Designated States Except US).
AMAMIYA Yasushi [JP/JP]; (JP) (For US Only).
NOGUCHI Hidemi [JP/JP]; (JP) (For US Only).
YOSHIDA Nobuhide [JP/JP]; (JP) (For US Only).
YAMASE Tomoyuki [JP/JP]; (JP) (For US Only)
Inventors: AMAMIYA Yasushi; (JP).
NOGUCHI Hidemi; (JP).
YOSHIDA Nobuhide; (JP).
YAMASE Tomoyuki; (JP)
Agent: KUDOH Minoru; (JP)
Priority Data:
2008-226191 03.09.2008 JP
Title (EN) MULTIPLE CIRCUIT
(FR) CIRCUIT MULTIPLE
(JA) 多重回路
Abstract: front page image
(EN)A multiple circuit comprises a frequency divider circuit, a plurality of low-speed discrimination circuits to which low-speed data signals are inputted in parallel, a selector circuit, a poly-phase clock generating circuit, a plurality of high-speed discrimination circuits, and a selection section.  The frequency divider circuit divides the frequency of a high-speed clock signal by 2 to generate a low-speed clock signal.  The plurality of low-speed discrimination circuits are synchronized with the low-speed clock signal to identify low-speed data signals.  The selector circuit is synchronized with the low-speed clock signal to multiplex outputs from the plurality of low-speed discrimination circuits to obtain a high-speed data signal.  The poly-phase clock generating circuit generates a plurality of clock signals, reprenting different phases, from the high-speed clock signal.  The plurality of high-speed discrimination circuits are synchronized respectively with the plurality of clock signals to identify the high-speed data signal.  The selection section compares the outputs from the plurality of high-speed discrimination circuits with one another, detects a clock signal the phase of which is optimum for the high-speed data signal, selects an optimum high-speed discrimination circuit which is synchronized with the optimum clock signal, and outputs an output signal from the optimum high-speed discrimination circuit as an optimum output signal.
(FR)L'invention porte sur un circuit multiple qui comporte un circuit diviseur de fréquence, une pluralité de circuits de discrimination à vitesse faible dans lesquels des signaux de données à vitesse faible sont entrés en parallèle, un circuit sélecteur, un circuit de génération d'horloge polyphasé, une pluralité de circuits de discrimination à vitesse élevée et une section de sélection. Le circuit diviseur de fréquence divise la fréquence d'un signal d'horloge à vitesse élevée par 2 pour générer un signal d'horloge à vitesse faible. La pluralité de circuits de discrimination à vitesse faible sont synchronisés avec le signal d'horloge à vitesse faible pour identifier des signaux de données à vitesse faible. Le circuit sélecteur est synchronisé avec le signal d'horloge à vitesse faible pour multiplexer des sorties provenant de la pluralité de circuits de discrimination à vitesse faible pour obtenir un signal de données à vitesse élevée. Le circuit de génération d'horloge polyphasé génère une pluralité de signaux d'horloge, représentant différentes phases, à partir du signal d'horloge à vitesse élevée. La pluralité de circuits de discrimination à vitesse élevée sont synchronisés respectivement avec la pluralité de signaux d'horloge pour identifier le signal de données à vitesse élevée. La section de sélection compare les sorties provenant de la pluralité de circuits de discrimination à vitesse élevée les unes avec les autres, détecte un signal d'horloge dont la phase est optimale pour le signal de données à vitesse élevée, sélectionne un circuit de discrimination à vitesse élevée optimal qui est synchronisé avec le signal d'horloge optimal, et émet un signal de sortie provenant du circuit de discrimination à vitesse élevée optimal en tant que signal de sortie optimal.
(JA) 本発明の多重回路は、分周回路と、低速データ信号が並列入力される複数の低速識別回路と、セレクタ回路と、多相クロック生成回路と、複数の高速識別回路と、選択部と、を具備している。分周回路は、高速クロック信号を1/2分周して低速クロック信号を生成する。複数の低速識別回路は、低速クロック信号に同期して、低速データ信号を識別する。セレクタ回路は、低速クロック信号に同期して、複数の低速識別回路からの出力を多重化して高速データ信号とする。多相クロック生成回路は、高速クロック信号から、異なる位相を表す複数のクロック信号を生成する。複数の高速識別回路は、それぞれ、複数のクロック信号に同期して、高速データ信号を識別する。選択部は、複数の高速識別回路の出力を比較し、高速データ信号に対して位相が最適なクロック信号を検知し、最適なクロック信号に同期する最適高速識別回路を選択し、最適高速識別回路からの出力信号を最適出力信号として出力する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)