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1. (WO2010026624) METHOD FOR FABRICATING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/026624    International Application No.:    PCT/JP2008/065774
Publication Date: 11.03.2010 International Filing Date: 02.09.2008
IPC:
H01L 27/10 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (For All Designated States Except US).
MURAOKA, Koichi [JP/JP]; (For US Only).
NAGASHIMA, Hiroyuki [JP/JP]; (For US Only).
KOGA, Junji [JP/JP]; (For US Only).
INOUE, Hirofumi [JP/JP]; (For US Only)
Inventors: MURAOKA, Koichi; .
NAGASHIMA, Hiroyuki; .
KOGA, Junji; .
INOUE, Hirofumi;
Agent: SUZUYE, Takehiko; c/o SUZUYE & SUZUYE, 1-12-9, Toranomon, Minato-ku Tokyo, 1050001 (JP)
Priority Data:
Title (EN) METHOD FOR FABRICATING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE
(FR) PROCEDE DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR DE MEMOIRE NON VOLATILE
(JA) 不揮発性半導体記憶装置の製造方法
Abstract: front page image
(EN)In the method for fabricating a nonvolatile semiconductor memory device where a nonohmic element layer and a variable resistance element layer are formed in lamination at a cross point of a first metal layer becoming a first wiring layer and a second metal layer becoming a second wiring layer, the first metal layer, the nonohmic element layer, and the variable resistance element layer are processed into a pattern of first line and space and then the side face of the nonohmic element layer exposed to the space portion is oxidized selectively thus enhancing the switching characteristics by reducing leak current and improving variation in resistance change of cell.
(FR)L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur de mémoire non volatile dans lequel une couche d'élément non ohmique et une couche d'élément à résistance variable sont formées par stratification au niveau d'un point de croisement entre une première couche métallique devenant une première couche de câblage et une deuxième couche métallique devenant une deuxième couche de câblage. Selon ce procédé, la première couche métallique, la couche d'élément non ohmique et la couche d'élément à résistance variable sont traitées pour former un motif première ligne et espace, puis la face latérale de la couche d'élément non ohmique exposée à la partie espace est oxydée de façon sélective, ce qui améliore les caractéristiques de commutation par réduction du courant de fuite et par amélioration de la variation de changement de résistance de cellule.
(JA) 第1の配線層となる第1のメタル層と第2の配線層となる第2のメタル層との間のクロスポイントに非オーミック素子層と可変抵抗素子層を積層形成した不揮発性半導体記憶装置の製造方法において、第1のメタル層,非オーミック素子層,及び可変抵抗素子層を第1のラインアンドスペースのパターンに加工した後に、スペース部分に露出した非オーミック素子層の側面を選択的に酸化することにより、リーク電流の低減によるスイッチング特性の改善、セルの抵抗変化のばらつき等の改善を行う。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)