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1. (WO2010025024) SEMICONDUCTOR DEVICE WITH ISOLATION TRENCH LINER, AND RELATED FABRICATION METHODS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/025024    International Application No.:    PCT/US2009/053271
Publication Date: 04.03.2010 International Filing Date: 10.08.2009
IPC:
H01L 21/762 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One Amd Place P.o. Box 3453 Sunnyvale, CA 94088 (US) (For All Designated States Except US).
CARTER, Richard [US/US]; (US) (For US Only).
KLUTH, George [US/US]; (US) (For US Only).
HARGROVE, Michael [US/US]; (US) (For US Only)
Inventors: CARTER, Richard; (US).
KLUTH, George; (US).
HARGROVE, Michael; (US)
Agent: TAKAHASHI, Mark; (US)
Priority Data:
12/199,616 27.08.2008 US
Title (EN) SEMICONDUCTOR DEVICE WITH ISOLATION TRENCH LINER, AND RELATED FABRICATION METHODS
(FR) DISPOSITIF SEMI-CONDUCTEUR AVEC SÉPARATEUR DE TRANCHÉES D’ISOLATION, ET PROCÉDÉS DE FABRICATION ASSOCIÉS
Abstract: front page image
(EN)A method of manufacturing a semiconductor device (300) is provided herein, where the width effect is reduced in the resulting semiconductor device (300). The method involves providing a substrate (200) having semiconductor material (202), forming an isolation trench (212) in the semiconductor material (202), and lining the isolation trench (212) with a liner material (214) that substantially inhibits formation of high-k material thereon. The lined trench (216) is then filled with an insulating material (218). Thereafter, a layer of high-k gate material (232) is formed over at least a portion of the insulating material (218) and over at least a portion of the semiconductor material (202). The liner material (214) divides the layer of high-k gate material (232), which prevents the migration of oxygen over the active region of the semiconductor material (202).
(FR)L’invention concerne un procédé de fabrication d’un dispositif semi-conducteur (300) où l’effet de largeur est réduit dans le dispositif semi-conducteur (300) résultant. Le procédé consiste à utiliser un substrat (200) comportant un matériau semi-conducteur (202), à former une tranchée d’isolation (212) dans le matériau semi-conducteur (202), et à recouvrir la tranchée d'isolation (212) d’un matériau de séparation (214) qui inhibe sensiblement la formation de matériau à fort k sur celle-ci. La tranchée recouverte (216) est alors remplie d’un matériau isolant (218). Ensuite, une couche de matériau de gâchette à fort k (232) est formée sur au moins une partie du matériau isolant (218) et sur au moins une partie du matériau semi-conducteur (202). Le matériau de séparation (214) divise la couche de matériau de gâchette à fort k (232), ce qui empêche la migration de l’oxygène sur la zone active du matériau semi-conducteur (202).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)