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1. (WO2010023722) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/023722    International Application No.:    PCT/JP2008/065179
Publication Date: 04.03.2010 International Filing Date: 26.08.2008
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Applicants: FUJITSU SEMICONDUCTOR LIMITED [JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP) (For All Designated States Except US).
SHIMA, Masashi [JP/JP]; (JP) (For US Only)
Inventors: SHIMA, Masashi; (JP)
Agent: HATTORI, Kiyoshi; HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho, Hachioji-shi, Tokyo 1920082 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)A semiconductor device with higher withstand voltage, lower on-resistance, and improved frequency characteristic can be realized. A low-concentration impurity region (7a) overlapping with the end of a gate electrode (6) is formed in a non-self-aligned manner with respect to the gate electrode (6) on the drain side of an n-type MIS transistor (1), and a high-concentration impurity region (8a) is formed with an offset from the gate electrode (6) and a sidewall insulating film (10). Thus, it is possible to reduce the on-resistance while ensuring the drain withstand voltage. A silicide layer (13c) is formed on the surface of the gate electrode (6) to reduce the gate resistance and improve the high frequency characteristic.
(FR)Un dispositif semi-conducteur présentant une tension de tenue supérieure, une résistance en marche inférieure et une caractéristique de fréquence améliorée, peut être réalisé. Une région d’impuretés basse concentration (7a) chevauchant l’extrémité d’une électrode de grille (6) est formée d’une manière non auto-alignée par rapport à l’électrode de grille (6) sur le côté de drain d’un transistor MIS de type n (1), et une région d’impuretés haute concentration (8a) est formée avec un décalage à partir de l’électrode de grille (6) et d’un film isolant de paroi latérale (10). Il est ainsi possible de réduire la résistance en marche tout en garantissant la tension de tenue de drain. Une couche de siliciure (13c) est formée sur la surface de l’électrode de grille (6) afin de réduire la résistance de grille et d’améliorer la caractéristique haute fréquence.
(JA) 半導体装置の高耐圧化、低オン抵抗化、及び周波数特性の向上を図る。 n型MISトランジスタ(1)のドレイン側に、ゲート電極(6)に対して非自己整合的にゲート電極(6)端部にオーバーラップする低濃度不純物領域(7a)を形成し、さらに、ゲート電極(6)及び側壁絶縁膜(10)からオフセットを設けて高濃度不純物領域(8a)を形成する。これにより、ドレイン耐圧を確保しつつ、オン抵抗の低減を図る。また、ゲート電極(6)の表面にシリサイド層(13c)を形成し、ゲート抵抗の低減と高周波特性の向上を図る。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)