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1. (WO2009142664) CLOCK GENERATION USING A FRACTIONAL PHASE DETECTOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/142664    International Application No.:    PCT/US2008/086781
Publication Date: 26.11.2009 International Filing Date: 15.12.2008
Chapter 2 Demand Filed:    28.07.2009    
IPC:
H03L 7/085 (2006.01)
Applicants: XILINX, INC. [US/US]; 2100 Logic Drive San Jose, CA 95124 (US) (For All Designated States Except US)
Inventors: NOVELLINI, Paolo; (US).
CUCCHI, Silvio; (US).
GUASTI, Giovanni; (US)
Agent: CARTIER, Lois, D.; Xilinx, Inc., 2100 Logic Drive, San Jose, CA 95124 (US)
Priority Data:
12/125,270 22.05.2008 US
Title (EN) CLOCK GENERATION USING A FRACTIONAL PHASE DETECTOR
(FR) GÉNÉRATION D'HORLOGE À L'AIDE D'UN DÉTECTEUR DE PHASE FRACTIONNELLE
Abstract: front page image
(EN)Circuits are provided that generate from an input signal one or more output clock signals having reduced skew. The input signal has transitions derived from the transitions of an original clock signal having a frequency that differs from the frequency of the output clock signal. The frequency of the output clock signal is a product from multiplying the frequency for the input signal and an integer ratio. The circuit includes an accumulator, a fractional phase detector, and a loop filter. The accumulator periodically adds a numerical offset value to a numerical phase value. The output clock signal is generated from this numerical phase value. The fractional phase detector generates from the numerical phase value a respective numerical phase error for each of the transitions of the input signal. The loop filter generates the numerical offset value from a filtering of the respective numerical phase errors.
(FR)L'invention concerne des circuits qui génèrent à partir d'un signal d'entrée un ou plusieurs signaux d'horloge de sortie présentant des différences de temps réduites. Le signal d'entrée a des transitions dérivées des transitions d'un signal d'horloge original ayant une fréquence qui diffère de la fréquence du signal d'horloge de sortie. La fréquence du signal d'horloge de sortie est un produit obtenu en multipliant la fréquence du signal d'entrée par un rapport entier. Le circuit comporte un accumulateur, un détecteur de phase fractionnelle et un filtre à boucle. L'accumulateur additionne périodiquement une valeur de décalage numérique à une valeur de phase numérique. Le signal d'horloge de sortie est généré à partir de cette valeur de phase numérique. Le détecteur de phase fractionnel génère à partir de la valeur de phase numérique une erreur de phase numérique respective pour chacune des transitions du signal d'entrée. Le filtre à boucle génère la valeur de décalage numérique à partir d'un filtrage des erreurs de phase numériques respectives.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)