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1. (WO2009142121) SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/142121    International Application No.:    PCT/JP2009/058774
Publication Date: 26.11.2009 International Filing Date: 11.05.2009
IPC:
H01L 21/66 (2006.01), G01B 11/06 (2006.01), G01B 11/24 (2006.01), H01L 21/3205 (2006.01), H01L 23/52 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
KAMIKUBO, Noritaka; (For US Only)
Inventors: KAMIKUBO, Noritaka;
Agent: NOGAWA, Shintaro; Nogawa Patent Office, Nishitenma Five Bldg., 16-3, Nishitenma 5-chome, Kita-ku, Osaka-shi, Osaka 5300047 (JP)
Priority Data:
2008-135459 23.05.2008 JP
Title (EN) SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)Disclosed is a semiconductor device fabrication method that comprises a fabrication process, wherein device structural patterns are formed in a device formation area inside a chip formation area and wherein inspection patterns are formed in multiple inspection areas inside the aforementioned chip formation area, on the film‑side of a semiconductor wafer that has a film for pattern formation, and an inspection process. The aforementioned inspection patterns have a repeating pattern with identical lines and identical spaces formed in a first inspection area among the aforementioned multiple inspection areas, and a uniform pattern without spaces formed in a second inspection area among the multiple inspection areas. The aforementioned inspection process has at least a pattern inspection process that comprises a first inspection, which uses an optical measurement method capable of measuring three‑dimensional pattern shapes to measure the parameters of the repeating pattern in the aforementioned first inspection area in the direction of repetition in which the lines and spaces are repeated, and a second inspection, which uses an optical measurement method capable of measuring film thickness to measure the thickness of the uniform pattern in the aforementioned second inspection area.
(FR)La présente invention concerne un procédé de fabrication de dispositif à semi-conducteur qui comprend une étape de fabrication durant laquelle des motifs structurels sont formés dans une zone de formation de dispositif à l’intérieur d’une zone de formation de puce et durant laquelle des motifs d’inspection sont formés dans de multiples zones d’inspection à l’intérieur de la zone de formation de puce susmentionnée, sur le côté film d’une tranche semi-conductrice qui possède un film pour la formation de motif, et une étape d’inspection. Les motifs d’inspection susmentionnés comportent un motif répété avec des lignes identiques et des espaces identiques formés dans une première zone d’inspection parmi les multiples zones d’inspection susmentionnées, et un motif uniforme sans espace formé dans une seconde zone d’inspection parmi les multiples zones d’inspection. L’étape susmentionnée d’inspection comporte au moins une étape d’inspection de motif qui comprend une première inspection, qui utilise un procédé de mesure optique capable de mesurer des formes de motif tridimensionnelles pour mesurer les paramètres du motif répété dans la première zone d’inspection susmentionnée dans la direction de répétition dans laquelle les lignes et les espaces sont répétés, et une seconde inspection, qui utilise un procédé de mesure optique capable de mesurer une épaisseur de film pour mesurer l’épaisseur du motif uniforme dans la seconde zone d’inspection susmentionnée.
(JA) パターン形成用の膜を有する半導体ウエハの膜側におけるチップ形成領域内のデバイス形成領域にデバイス構成用パターンを形成しかつ前記チップ形成領域内の複数の検査領域に検査用パターンを形成する加工工程と、検査工程とを含み、前記検査用パターンが、前記複数の検査領域のうちの第1検査領域に形成された同一のラインと同一のスペースとを有してなる繰り返しパターンと、複数の検査領域のうちの第2検査領域に形成されたスペースを有さない一様なパターンとを有し、前記検査工程が、3次元のパターン形状を測定可能な光学的測定法を用いて、前記第1検査領域における繰り返しパターンのラインとスペースが繰り返された繰り返し方向のパラメータを測定する第1検査と、膜厚を測定可能な光学的測定法を用いて、前記第2検査領域における一様なパターンの膜厚を測定する第2検査とを含むパターン検査工程を少なくとも有する半導体装置の製造方法。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)