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1. (WO2009139153) SEMICONDUCTOR COMPONENT FABRICATION METHOD AND SEMICONDUCTOR COMPONENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/139153    International Application No.:    PCT/JP2009/002076
Publication Date: 19.11.2009 International Filing Date: 13.05.2009
IPC:
H01L 21/56 (2006.01), H01L 21/60 (2006.01), H01L 23/12 (2006.01)
Applicants: SUMITOMO BAKELITE CO., LTD. [JP/JP]; 5-8, Higashi-Shinagawa 2-chome, Shinagawa-ku, Tokyo 1400002 (JP) (For All Designated States Except US).
NIKAIDO, Hiroki [JP/JP]; (JP) (For US Only).
SUGINO, Mitsuo [JP/JP]; (JP) (For US Only)
Inventors: NIKAIDO, Hiroki; (JP).
SUGINO, Mitsuo; (JP)
Agent: HAYAMI, Shinji; (JP)
Priority Data:
2008-129067 16.05.2008 JP
Title (EN) SEMICONDUCTOR COMPONENT FABRICATION METHOD AND SEMICONDUCTOR COMPONENT
(FR) PROCÉDÉ DE FABRICATION DE COMPOSANT SEMI-CONDUCTEUR ET COMPOSANT SEMI-CONDUCTEUR
(JA) 半導体部品の製造方法および半導体部品
Abstract: front page image
(EN)The semiconductor component fabrication method comprises a step to prepare a semiconductor wafer on which protruding electrodes are formed on a functional surface, and a circuit board on which solder bumps are formed on one surface and electrode pads on the other surface, a bonding step to provide a resin layer with flux activity between the aforementioned semiconductor wafer and the aforementioned circuit board and to obtain a bonded body in which the aforementioned semiconductor wafer and the aforementioned circuit board are bonded together so that the aforementioned protruding electrodes and the aforementioned solder bumps make contact by penetrating the aforementioned resin layer with flux activity, a step to apply solder to the aforementioned electrode pads on the aforementioned bonded body, and a step to obtain multiple semiconductor components by cleaving the aforementioned bonded body.
(FR)Le procédé de fabrication de composant semi-conducteur comprend une étape pour préparer une tranche semi-conductrice sur laquelle sont formées des électrodes faisant saillie sur une surface fonctionnelle, et une carte de circuit imprimé sur laquelle sont formées des perles de soudure sur une surface et des plots d’électrode sur l’autre surface, une étape de liaison pour former une couche de résine avec une activité de flux entre la tranche semi-conductrice mentionnée ci-dessus et la carte de circuit imprimé mentionnée ci-dessus et pour obtenir un corps lié dans lequel la tranche semi-conductrice mentionnée ci-dessus et la carte de circuit imprimé mentionnée ci-dessus sont liées ensemble de sorte que les électrodes faisant saillie mentionnées ci-dessus et les perles de soudure mentionnées ci-dessus viennent en contact en rentrant dans la couche de résine mentionnée ci-dessus ayant une activité de flux, une étape pour appliquer une soudure aux plots d’électrode mentionnés ci-dessus sur le corps lié mentionné ci-dessus, et une étape pour obtenir de multiples composants semi-conducteurs en clivant le corps lié mentionné ci-dessus.
(JA) 本発明の半導体部品の製造方法は、機能面に突起電極が形成された半導体ウエハと、一方面の側に半田バンプを有し他方面の側に電極パッドを有する回路基板と、を用意する工程と、上記半導体ウエハと上記回路基板と間にフラックス活性を有する樹脂層を設けるとともに、上記フラックス活性を有する樹脂層を突き抜けて上記突起電極と上記半田バンプとが当接するように、上記半導体ウエハと上記回路基板とを接合して接合体を得る接合工程と、上記接合体の前記電極パッドに半田材を付与する工程と、上記接合体を切断して複数の半導体部品を得る工程と、を含むことを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)