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1. (WO2009139122) MATRIX COLD CATHODE ELECTRON SOURCE APPARATUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/139122    International Application No.:    PCT/JP2009/001911
Publication Date: 19.11.2009 International Filing Date: 27.04.2009
IPC:
H01J 1/304 (2006.01), H01J 29/04 (2006.01), H01J 31/12 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
YAMAMOTO, Makoto; (For US Only).
KOGA, Keisuke; (For US Only)
Inventors: YAMAMOTO, Makoto; .
KOGA, Keisuke;
Agent: HARADA, Yohei; (JP)
Priority Data:
2008-124316 12.05.2008 JP
Title (EN) MATRIX COLD CATHODE ELECTRON SOURCE APPARATUS
(FR) APPAREIL FORMANT SOURCE D’ÉLECTRONS À CATHODE FROIDE À STRUCTURE MATRICIELLE
(JA) マトリックス型冷陰極電子源装置
Abstract: front page image
(EN)A matrix cold cathode electron source apparatus comprises an emitter array (3b), in which a plurality of emitters are arranged, and a gate electrode (5) opposed to the emitter array (3b).  The gate electrode (5) has an emitter area gate electrode (5c) opposed to the emitter array (3b); a gate address electrode (5a) for connecting the emitter area gate electrode (5c) to a gate signal wire (8a); and a high-resistance area (5b) located between the gate address electrode (5a) and the emitter area gate electrode (5c).
(FR)Appareil formant source d’électrons à cathode froide à structure matricielle, comprenant un réseau d’émetteurs (3b) constitué d’une pluralité d’émetteurs, et une grille (5) opposée au réseau d’émetteurs (3b). La grille (5) comprend une grille (5c) côté surface émettrice opposée au réseau d’émetteurs (3b) ; une grille d’adressage (5a) destinée à relier la grille (5c) côté surface émettrice à un conducteur de signal de grille (8a) ; et une surface à résistance élevée (5b) située entre la grille d’adressage (5a) et la grille (5c) côté surface émettrice.
(JA) エミッタが複数配列されたエミッタアレイ(3b)とエミッタアレイ(3b)に対向するように配置されたゲート電極(5)とから成るマトリックス型冷陰極電子源装置において、ゲート電極(5)は、エミッタアレイ(3b)に対向する位置に配置されたエミッタ領域ゲート電極(5c)と、エミッタ領域ゲート電極(5c)をゲート信号配線(8a)に接続するためのゲートアドレス電極(5a)と、ゲートアドレス電極(5a)とエミッタ領域ゲート電極(5c)との間に高抵抗領域(5b)とを有していることを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)