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1. (WO2009136993) SYSTEM AND METHOD FOR MITIGATING REVERSE BIAS LEAKAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/136993    International Application No.:    PCT/US2009/002355
Publication Date: 12.11.2009 International Filing Date: 15.04.2009
IPC:
G11C 5/14 (2006.01), G11C 13/02 (2006.01)
Applicants: MICRON TECHNOLOGY, INC. [US/US]; 8000 S Federal Way Boise, ID 83716-9632 (US) (For All Designated States Except US).
PORTER, John, D. [US/US]; (US) (For US Only)
Inventors: PORTER, John, D.; (US)
Agent: BROOKS, Edward, J., III; (US).
BARKER, Scott, N.; Micron Technology. Inc. 8000 South Federal Way Boise, ID 83716-9632 (US)
Priority Data:
12/118,420 09.05.2008 US
Title (EN) SYSTEM AND METHOD FOR MITIGATING REVERSE BIAS LEAKAGE
(FR) SYSTÈME ET PROCÉDÉ POUR ATTÉNUER UNE FUITE DE POLARISATION INVERSÉE
Abstract: front page image
(EN)The present disclosure includes devices, methods, and systems for programming memory, such as resistance variable memory. One embodiment can include an array of resistance variable memory cells, wherein the resistance variable memory cells are coupled to one or more data lines, a row decoder connected to a first side of the array, a column decoder connected to a second side of the array, wherein the second side is adjacent to the first side, a gap located adjacent to the row decoder and the column decoder, and clamp circuitry configured to control a reverse bias voltage associated with one or more unselected memory cells during a programming operation, wherein the clamp circuitry is located in the gap and is selectively coupled to the one or more data lines.
(FR)La présente invention porte sur des dispositifs, des procédés et des systèmes pour programmer une mémoire, telle qu'une mémoire à résistance variable. Un mode de réalisation peut inclure une matrice de cellules mémoires à résistance variable, les cellules mémoires à résistance variable étant couplées à une ou plusieurs lignes de données, un décodeur de rangée connecté à un premier côté de la matrice, un décodeur de colonne connecté à un second côté de la matrice, le second côté étant adjacent au premier côté, un intervalle positionné adjacent au décodeur de rangée et au décodeur de colonne, et des éléments de circuit de calage configurés pour commander une tension de polarisation inverse associée à une ou plusieurs cellules mémoires non sélectionnées pendant une opération de programmation, les éléments de circuit de calage étant situés dans l'intervalle et étant couplés de manière sélective à la ou aux différentes lignes de données.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)