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1. (WO2009136875) SYNCHRONOUS SEQUENTIAL LOGIC DEVICE USING DOUBLE TRIGGERED FLIP-FLOPS AND METHOD FOR SKEWED TRIGGERING SUCH STATE STORING REGISTERS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/136875    International Application No.:    PCT/SI2008/000027
Publication Date: 12.11.2009 International Filing Date: 06.05.2008
IPC:
H03K 3/356 (2006.01), H03K 19/096 (2006.01)
Applicants: LABORATORY FOR MICROELECTRONICS (LMFE) [SI/SI]; Faculty of Electrical Engineering University of Ljubljana Trzaska 25 SI-1000 Ljubljana (SI) (For All Designated States Except US).
RAIC, Dusan [SI/SI]; (SI) (For US Only)
Inventors: RAIC, Dusan; (SI)
Common
Representative:
LABORATORY FOR MICROELECTRONICS (LMFE); Trontelj, Janez, Faculty of Electrical Engineering, University of Ljubljana, Trzaska 25, SI-1000 Ljubljana (SI)
Priority Data:
Title (EN) SYNCHRONOUS SEQUENTIAL LOGIC DEVICE USING DOUBLE TRIGGERED FLIP-FLOPS AND METHOD FOR SKEWED TRIGGERING SUCH STATE STORING REGISTERS
(FR) 1. DISPOSITIF LOGIQUE SÉQUENTIEL SYNCHRONE UTILISANT DES BASCULES À DOUBLE DÉCLENCHEMENT ET PROCÉDÉS DE DÉCLENCHEMENT DÉSALIGNÉ DE CES REGISTRES DE STOCKAGE D'ÉTAT
Abstract: front page image
(EN)Presented is an improved design or redesign concept for synchronous sequential logic devices using an alternative type of registers. Further a suitable clock-tree concept for such registers is proposed. 2.2. The special registers typically use a third additional latch to the traditional two master- and slave latches. This introduces latency between the overtaking and forwarding of information bits, between two edges of one or two clocks. These registers can be clocked with extreme clock skewing. 2.3. This new approach changes advantageously the time margins for setup and hold time between combinational connected registers. The extreme skewing reduces the peak currents. The concept allows also reducing the power dissipation. Existing netlist based designs may be quickly adapted to the new technology just by changing the involved register types and optimizing the clock tree.
(FR)2.1. L'invention concerne un concept de conception ou de reconception destiné à des dispositifs logiques séquentiels utilisant un autre type de registres. Elle concerne, en outre, un concept en arbre d'horloge adapté à ces registres. 2.2. Les registres spéciaux utilisent généralement un troisième verrou en plus des deux verrous maître et esclave. Ceci introduit la latence entre le dépassement et le réacheminement de bits d'informations, entre deux bords d'une ou deux horloges. Ces registres peuvent être synchronisés avec un désalignement extrême d'horloge. 2.3. Cette nouvelle approche modifie de manière avantageuse les marges de temps pour le réglage et le maintien entre les registres connectés de manière combinatoire. Le désalignement extrême réduit les courants de crête. Le concept permet également de réduire la dissipation de puissance. Des conceptions fondées sur une liste d'interconnexions existante peuvent rapidement être adaptées à la nouvelle technologie juste par changement des types de registre impliqués et par optimisation de l'arbre d'horloge.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)