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1. (WO2009136528) METHOD FOR DRIVING ORGANIC EL PASSIVE MATRIX DEVICE AND ROW CIRCUIT THEREFOR
Latest bibliographic data on file with the International Bureau   

IA Considered Withdrawn 2009-11-27 00:00:00.0


Pub. No.:    WO/2009/136528    International Application No.:    PCT/JP2009/056963
Publication Date: 12.11.2009 International Filing Date: 03.04.2009
IPC:
G09G 3/30 (2006.01), G09G 3/20 (2006.01), H01L 51/50 (2006.01)
Applicants: Fuji Electric Holdings Co., Ltd. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2100856 (JP) (For All Designated States Except US).
KOBAYASHI, Makoto [JP/JP]; (JP) (For US Only)
Inventors: KOBAYASHI, Makoto; (JP)
Agent: TANI, Yoshikazu; 6-20, Akasaka 2-chome, Minato-ku, Tokyo 1070052 (JP)
Priority Data:
2008-122521 08.05.2008 JP
Title (EN) METHOD FOR DRIVING ORGANIC EL PASSIVE MATRIX DEVICE AND ROW CIRCUIT THEREFOR
(FR) PROCÉDÉ POUR COMMANDER UN DISPOSITIF À MATRICE PASSIVE ÉLECTROLUMINESCENT ORGANIQUE ET CIRCUIT DE RANGÉE POUR CELUI-CI
(JA) 有機ELパッシブマトリックス素子の駆動方法及びそのためのロー回路
Abstract: front page image
(EN)Provided is a row circuit for bringing an unselected line into a high-impedance state when an organic EL passive matrix device is driven. A row circuit (800) is provided with a first FET (801) with a drain terminal grounded, a second FET (802) with a source terminal connected to a source terminal of the first FET (801), a third FET (803) with a source terminal connected to a drain terminal of the second FET (802), a fourth FET (804) with a drain terminal connected to a drain terminal of the third FET (803) and a source terminal connected to a power supply voltage, and a logic (810) connected to gate terminals of the first to fourth FETs. The FETs which are opposite in direction to each other are inserted between an output line and a power supply line and a ground. In driving, the logic of the row circuit connected to the unselected line brings all of the first to fourth FETs into an off-state.
(FR)L'invention porte sur un circuit de rangée pour mettre une ligne non sélectionnée dans un état à impédance élevée lorsqu'un dispositif de matrice passive électroluminescent organique est commandé. Un circuit de rangée (800) comporte un premier transistor à effet de champ (801) avec une borne de drain mise à la masse, un deuxième transistor à effet de champ (802) avec une borne de source connectée à une borne de source du premier transistor à effet de champ (801), un troisième transistor à effet de champ (803) avec une borne de source connectée à une borne de drain du deuxième transistor à effet de champ (802), un quatrième transistor à effet de champ (804) avec une borne de drain connectée à une borne de drain du troisième transistor à effet de champ (803) et une borne de source connectée à une tension d'alimentation, et une logique (810) connectée à des bornes de grille des premier à quatrième transistors à effet de champ. Les transistors à effet de champ qui sont de direction opposée entre eux sont insérés entre une ligne de sortie et une ligne d'alimentation et une masse. Lors de la commande, la logique du circuit de rangée connectée à la ligne non sélectionnée amène la totalité des premier à quatrième transistors à effet de champ dans un état bloqué.
(JA)有機ELパッシブマトリックス素子の駆動時に、非選択ラインを高インピーダンス状態にするロー回路を提供することを目的の1つとする。ロー回路(800)は、ドレイン端子が接地された第1のFET(801)と、ソース端子が第1のFET(801)のソース端子と接続された第2のFET(802)と、ソース端子が第2のFET(802)のドレイン端子と接続された第3のFET(803)と、ドレイン端子が第3のFET(803)のドレイン端子と接続され、ソース端子が電源電圧と接続された第4のFET(804)と、第1から第4のFETのゲート端子と接続されたロジック(810)とを備える。このように、出力ラインと電源ライン及びグラウンドとの間にそれぞれ逆向きのFETを挿入する。駆動時に、非選択ラインに接続されたロー回路のロジックが、第1から第4のFETのすべてをオフ状態にする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)