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1. (WO2009136496) THREE-DIMENSIONALLY INTEGRATED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/136496    International Application No.:    PCT/JP2009/001999
Publication Date: 12.11.2009 International Filing Date: 07.05.2009
IPC:
H01L 25/10 (2006.01), H01L 25/00 (2006.01), H01L 25/11 (2006.01), H01L 25/18 (2006.01)
Applicants: KYUSHU INSTITUTE OF TECHNOLOGY [JP/JP]; 1-1, Sensui-cho, Tobata-ku, Kitakyushu-shi, Fukuoka 8048550 (JP) (For All Designated States Except US).
ISHIHARA, Masamichi [JP/JP]; (JP) (For US Only)
Inventors: ISHIHARA, Masamichi; (JP)
Agent: OHKAWA, Yuzuru; (JP)
Priority Data:
2008-123446 09.05.2008 JP
Title (EN) THREE-DIMENSIONALLY INTEGRATED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF SEMICONDUCTEUR INTEGRE DANS LES TROIS DIMENSIONS ET PROCEDE DE FABRICATION ASSOCIE
(JA) 3次元実装半導体装置及びその製造方法
Abstract: front page image
(EN)On the both surfaces of a wiring board, connecting pad sections for connecting various types of circuit elements and a wiring pattern for connecting the connecting pad sections are arranged, and penetrating wiring sections for connecting the connecting pad sections and the wiring patterns on each surface are provided.  A post electrode component is formed by integrally forming a plurality of post electrodes which are supported by a supporting section.  A semiconductor chip is mounted on the rear surface of the wiring board and is connected to the connecting pad section on the rear surface.  A post electrode component is fixed at a prescribed position on the wiring pattern and electrically connected to the wiring pattern, and after resin-sealing is performed, the supporting section is peeled and a post electrode end surface or the rear surface wiring connected to the post electrode end surface is exposed.  Another circuit element is arranged on the connecting pad section on the front surface of the wiring board and connected to the connecting pad section.
(FR)Selon l’invention, les deux surfaces d’un tableau de connexions comportent des parties plage de connexion destinées à connecter divers types d’éléments de circuit et un motif de câblage destiné à connecter les parties plage de connexion, ainsi que des parties câblage pénétrantes destinée à connecter les parties plage de connexion et les motifs de câblage sur chaque surface. Un composant post-électrode est obtenu par la formation d’une pluralité de post-électrodes solidaires soutenues par une partie support. Une puce semiconductrice est montée sur la surface arrière du tableau de connexions et connectée à la partie plage de connexion sur la surface arrière. Un composant post-électrode est fixé à un emplacement déterminé sur le motif de câblage et connecté électriquement audit motif et, après le scellage par résine, la partie support est détachée et une surface d’extrémité de post-électrode ou le câblage de surface arrière connecté à la surface d’extrémité de post-électrode est exposé. Un autre élément de circuit est disposé sur la partie plage de connexion sur la surface avant du tableau de connexions et connecté à la partie plage de connexion.
(JA) 配線基板の両面に、各種回路素子を接続するための接続パッド部とそれらを接続する配線パターンを有し、かつ、それぞれの面の接続パッド部及び配線パターンを互いに接続するための貫通配線部を有する。支持部に支持される複数個のポスト電極を一体に形成したポスト電極部品を形成する。配線基板の裏面に半導体チップを装着してその接続パッド部に接続し、かつ、該配線パターンの所定の位置にポスト電極部品を固定して電気的に接続し、樹脂封止後、支持部を剥離してポスト電極端面或いはそれに接続された裏面配線を露出させる。配線基板のおもて面の接続パッド部に、別の回路素子を配置して接続する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)